JPH03130844A - ビット・マップ・メモリのビット・アドレス制御回路 - Google Patents
ビット・マップ・メモリのビット・アドレス制御回路Info
- Publication number
- JPH03130844A JPH03130844A JP27089389A JP27089389A JPH03130844A JP H03130844 A JPH03130844 A JP H03130844A JP 27089389 A JP27089389 A JP 27089389A JP 27089389 A JP27089389 A JP 27089389A JP H03130844 A JPH03130844 A JP H03130844A
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- 238000010586 diagram Methods 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット・マップ・メモリのアドレス制御方式に
関し、特にビット・マップ・メモリを有する電子写真式
プリンタ等におけるビット・アドレス制御回路に関する
。
関し、特にビット・マップ・メモリを有する電子写真式
プリンタ等におけるビット・アドレス制御回路に関する
。
従来、この種のメモリ・アドレス制御回路では、ワード
・アドレスのインクリメントのみが自動的に行なわれて
いた。
・アドレスのインクリメントのみが自動的に行なわれて
いた。
上述した従来のメモリ・アドレス・制御方式は、ワード
・アドレスのみの自動インクリメントであったためビッ
ト・アドレス単位でのインクリメントを行なう際にはメ
モリ・アクセス終了毎にＣＰＵからビット・アドレスを
ビット・アドレス・レジスタにセットしなければならな
かった。そのため、ＣＰＵのソフトウェアに負担ががが
り、処理速度も低下するという欠点があった。
・アドレスのみの自動インクリメントであったためビッ
ト・アドレス単位でのインクリメントを行なう際にはメ
モリ・アクセス終了毎にＣＰＵからビット・アドレスを
ビット・アドレス・レジスタにセットしなければならな
かった。そのため、ＣＰＵのソフトウェアに負担ががが
り、処理速度も低下するという欠点があった。
本発明のビット・マップ・メモリのアドレス制御回路は
、ワード・アドレスをストアする回路部と、ワード・ア
ドレスの加算値をストアする第１のレジスタと、これら
回路部およびレジスタの出力の出力を加算する加算器と
、ビット・アドレスをスＩ・アする回路部と、ビット・
アドレスの加算値をストアするレジスタと、後者の回路
部およびレジスタの出力の加算を行なう加算器とを有し
ている。
、ワード・アドレスをストアする回路部と、ワード・ア
ドレスの加算値をストアする第１のレジスタと、これら
回路部およびレジスタの出力の出力を加算する加算器と
、ビット・アドレスをスＩ・アする回路部と、ビット・
アドレスの加算値をストアするレジスタと、後者の回路
部およびレジスタの出力の加算を行なう加算器とを有し
ている。
次に、本発明について図面を参照して説明する。
本発明の実施例を示す第１図において、本発明のビット
・マップ・メモリのビット・アドレス・制御回路は、ビ
ット・アドレス・レジスタ部８と、ビット・アドレスの
加算値をストアするビット・アドレス・インクリメント
・レジスタ６と、ビット・アドレス９とビット・アドレ
ス・インクリメント・レジスタ６との加算を行なうビッ
ト・アドレス・アダー７と、ワード・アドレスをスＩ〜
アするワード・アドレス・レジスタ部４と、ワード・ア
ドレスの加算値をストアするワード・アドレス・インク
リメント・レジスタ２と、ワード・アドレス５とワード
・アドレス・インクリメント・レジスタ２との加算を行
なうワード・アドレス・アダー３とにより構成される。
・マップ・メモリのビット・アドレス・制御回路は、ビ
ット・アドレス・レジスタ部８と、ビット・アドレスの
加算値をストアするビット・アドレス・インクリメント
・レジスタ６と、ビット・アドレス９とビット・アドレ
ス・インクリメント・レジスタ６との加算を行なうビッ
ト・アドレス・アダー７と、ワード・アドレスをスＩ〜
アするワード・アドレス・レジスタ部４と、ワード・ア
ドレスの加算値をストアするワード・アドレス・インク
リメント・レジスタ２と、ワード・アドレス５とワード
・アドレス・インクリメント・レジスタ２との加算を行
なうワード・アドレス・アダー３とにより構成される。
ここでピッＩ・・アドレスについて第２図を用いて説明
する。１６ｂｉｔのデータＤＡＴＡＩをメモリのアドレ
スＸおよびＸ＋１の位置に分割して書き込む場合がある
。この時、１ワード内の何ビット目からデータを書き込
むかを示す値としてビット・アドレスという値を用いる
。ビット１５から書き込む時はビット・アドレス「１」
とし、ビットＯから書き込むときはビット・アドレス「
１５」とする。第２図のような書き込みを行なう際には
データのマスクやシフトを行なう必要があり、ビット・
アドレスはこのときのパラメーターとしても用いられる
。
する。１６ｂｉｔのデータＤＡＴＡＩをメモリのアドレ
スＸおよびＸ＋１の位置に分割して書き込む場合がある
。この時、１ワード内の何ビット目からデータを書き込
むかを示す値としてビット・アドレスという値を用いる
。ビット１５から書き込む時はビット・アドレス「１」
とし、ビットＯから書き込むときはビット・アドレス「
１５」とする。第２図のような書き込みを行なう際には
データのマスクやシフトを行なう必要があり、ビット・
アドレスはこのときのパラメーターとしても用いられる
。
次に、ビット・アドレスのインクリメントによるデータ
の書き込みの例を第３図に示す。ここでＤＡＴＡ２〜Ｄ
ＡＴＡ４は、有効ビット長が１６ビツ）−に満たないも
のとする。データをメモリのアドレスＸから順次書き込
むためには、アドレスをＡ−＋Ｂ−＋Ｃと進めていく必
要がある。このような場合に本発明の回路を用いる。
の書き込みの例を第３図に示す。ここでＤＡＴＡ２〜Ｄ
ＡＴＡ４は、有効ビット長が１６ビツ）−に満たないも
のとする。データをメモリのアドレスＸから順次書き込
むためには、アドレスをＡ−＋Ｂ−＋Ｃと進めていく必
要がある。このような場合に本発明の回路を用いる。
次に、第１図を参照して本発明の実施例を詳細に説明す
る。ワード・アドレス・インクリメント・レジスタ２と
ビット・アドレス・インクリメント・レジスタ６はＣＰ
Ｕバス１に接続され、ＣＰＵからのセットが可能である
。ワード・アドレス・レジスタ部４とビット・アドレス
・レジスタ部９は同様にＣＰＵバス１に接続され、ＣＰ
Ｕからのセットが可能である。またメモリアクセス信号
１３によりワード・アドレス・アダー１３およびビット
・アドレス・アダー７の出力をそれぞれラッチする。ビ
ット・アドレス・アダー７はビット・アドレス９とビッ
ト・アドレス・インクリメント・レジスタ６との加算を
行ない、キャリーがあった時にはキャリー１２をワード
・アドレス・アダー３に出力する。ワード・アドレス・
アダー３は、ワード・アドレス５とワード・アドレス・
インクリメント・レジスタ２の出力とキャリー１２との
加算を行なう。メモリ・アクセス信号１３はメモリ・ア
クセスの毎に入力される。よって、ワード・アドレス５
およびビット・アドレス９はメモリ・アクセス毎に自動
的にインクリメントされる。ワード・アドレス５は直接
メモリのアドレスとして出力される。またビット・アド
レス９はデータ編集回路部１０に入力されシフト・マス
ク処理のパラメータとなる。データｍ集回路部１０で処
理されたデータはメモリ・ライト・データ１１として出
力される。
る。ワード・アドレス・インクリメント・レジスタ２と
ビット・アドレス・インクリメント・レジスタ６はＣＰ
Ｕバス１に接続され、ＣＰＵからのセットが可能である
。ワード・アドレス・レジスタ部４とビット・アドレス
・レジスタ部９は同様にＣＰＵバス１に接続され、ＣＰ
Ｕからのセットが可能である。またメモリアクセス信号
１３によりワード・アドレス・アダー１３およびビット
・アドレス・アダー７の出力をそれぞれラッチする。ビ
ット・アドレス・アダー７はビット・アドレス９とビッ
ト・アドレス・インクリメント・レジスタ６との加算を
行ない、キャリーがあった時にはキャリー１２をワード
・アドレス・アダー３に出力する。ワード・アドレス・
アダー３は、ワード・アドレス５とワード・アドレス・
インクリメント・レジスタ２の出力とキャリー１２との
加算を行なう。メモリ・アクセス信号１３はメモリ・ア
クセスの毎に入力される。よって、ワード・アドレス５
およびビット・アドレス９はメモリ・アクセス毎に自動
的にインクリメントされる。ワード・アドレス５は直接
メモリのアドレスとして出力される。またビット・アド
レス９はデータ編集回路部１０に入力されシフト・マス
ク処理のパラメータとなる。データｍ集回路部１０で処
理されたデータはメモリ・ライト・データ１１として出
力される。
以上説明したように本発明は、ビット・アドレス・イン
クリメント・レジスタとビット・アドレス・アダーとを
有し、ビット・アドレス・アダーでのキャリーをワード
・アドレス・アダーに出力することにより、メモリ・ア
クセスの毎にビット・アドレスとワード・アドレスを含
んだメモリ・アドレスの自動インクリメントが可能とな
り、今まで要していたＣＰＵのソフトウェア的負担をな
くし処理時間を短縮できるという効果がある。
クリメント・レジスタとビット・アドレス・アダーとを
有し、ビット・アドレス・アダーでのキャリーをワード
・アドレス・アダーに出力することにより、メモリ・ア
クセスの毎にビット・アドレスとワード・アドレスを含
んだメモリ・アドレスの自動インクリメントが可能とな
り、今まで要していたＣＰＵのソフトウェア的負担をな
くし処理時間を短縮できるという効果がある。
第１図は本発明の実施例の回路を示すブロック図、第２
図はビット・アドレスを説明する図、第３図は本発明を
用いたメモリへのデータの書き込み例を説明する図であ
る。 ］・・・ＣＵＰバス、２・・・ワード・アドレス・イン
クリメント・レジスタ、３・・・ワード・アドレス・ア
ダー、４・・・ワード・アドレス・レジスタ部、５・・
・ワード・アドレス、６・・・ビット・アドレス・イン
クリメント・レジスタ、７・・・ビット・アドレス・ア
ダー、８・・・ビット・アドレス・レジスタ部、９・・
・ビット・アドレス、１０・・・データ・編集回路部、
１１・・・メモリ・ライＩ〜・データ。
図はビット・アドレスを説明する図、第３図は本発明を
用いたメモリへのデータの書き込み例を説明する図であ
る。 ］・・・ＣＵＰバス、２・・・ワード・アドレス・イン
クリメント・レジスタ、３・・・ワード・アドレス・ア
ダー、４・・・ワード・アドレス・レジスタ部、５・・
・ワード・アドレス、６・・・ビット・アドレス・イン
クリメント・レジスタ、７・・・ビット・アドレス・ア
ダー、８・・・ビット・アドレス・レジスタ部、９・・
・ビット・アドレス、１０・・・データ・編集回路部、
１１・・・メモリ・ライＩ〜・データ。
Claims (1)
- ワード・アドレスをストアする第１の回路部と、前記ワ
ード・アドレスの加算値をストアする第１のレジスタと
、前記第１の回路部および第１のレジスタの出力の加算
を行なう第１の加算器と、ビット・アドレスをストアす
る第２の回路部と、前記ビット・アドレスの加算値をス
トアする第２のレジスタと、前記第２の回路部および第
２のレジスタの出力の加算を行なう第２の加算器とを含
み、メモリ・アクセス毎にワード・アドレスおよびビッ
ト・アドレスが自動的にインクリメントすることを特徴
とするビット・マップ・メモリのメモリ・アドレス制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089389A JPH03130844A (ja) | 1989-10-17 | 1989-10-17 | ビット・マップ・メモリのビット・アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089389A JPH03130844A (ja) | 1989-10-17 | 1989-10-17 | ビット・マップ・メモリのビット・アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03130844A true JPH03130844A (ja) | 1991-06-04 |
Family
ID=17492439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27089389A Pending JPH03130844A (ja) | 1989-10-17 | 1989-10-17 | ビット・マップ・メモリのビット・アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03130844A (ja) |
-
1989
- 1989-10-17 JP JP27089389A patent/JPH03130844A/ja active Pending
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