JPS63241647A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はマイクロプロセッサに関し、特に画像処理装
置や日本語ワードプロセッサのようにその処理対象とな
るデータ長が特定されていない装置に使用されるマイク
ロプロセッサに関する。

（従来の技術） 従来のマイクロプロセッサは、メモリへのデータのマツ
ピングをそのプロセッサ固有のデータ語長中位で行なっ
ており、メモリアクセスは上記固有語長で区切られたビ
ット位置毎に行われるようになっている。

このため、従来のマイクロプロセッサでは、マイクロプ
ロセッサ固有の語長と異なる語長のデータを扱う場合や
、その固有の語長境界に跨がるデータを扱う場合には、
何度もメモリアクセスを繰返す必要があった。

例えば、扱うデータＤの語長がマイクロプロセッサ固有
の語長り以下であり、そのデータＤをマイクロプロセッ
サの固有の語長境界を跨がない記憶場所に記憶する時に
は、まずそのアドレスに記憶されているデータＤ１をメ
モリから読み出し、次にこのデータＤ１と書込むべきデ
ータＤで演算を行なって語長りのデータＤ１′を生成す
る。そして、このＤＩ’　をデータＤ１が配憶されてい
た記憶場所に出込むというプロセスが必要となる。

したがって、この場合には、２度のメモリアクセスが必
要となる。

さらに、データＤをマイクロプロセッサの固有の語長り
を跨ぐ記憶場所に書込む場合には、２つのアドレスに対
応するデータすなわちデータＤ１、Ｄ２を読込んで、語
長境界の前半に対応するデータＤとデータＤ１で演算を
行なって託長しのデータＤ１′を生成し、次に語長境界
の後半に対応するデータＤとデータＤ２で演算を行ない
、語長しのデータＤ２’　を生成する。そして、データ
Ｄ１′をデータＤ１が記憶されていた記憶場所に書込み
、データＤ２’をデータＤ２が記憶されていた記憶場所
に出込む。したがって、この場合には、全体で４回のメ
モリアクセスが必要となる。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
のマイクロプロセッサではそのマイクロプロセッサ固有
のデータ長単位でメモリアクセスレなければならず、マ
イクロプロセッサ固有の語長と異なる語長のデータを扱
う場合や、その固有の語長境界に跨がるデータを扱う場
合には、何度もメモリアクセスを繰返す必要があった点
を改善し、メモリアクセスの回数を減らして高速動作が
可能なマイクロプロセッサを提供することを目的とする
。

［発明の構成コ （問題点を解決するための手段） この発明によるマイクロプロセッサにあっては、プログ
ラムに基づくデータ処理を実行し、次にメモリアクセス
すべきアドレスをビット単位で指定する論理ビットアド
レス値と、扱うデータの語長と、書込み／読み出し選択
信号とを出力すると共に、データバス語長単位のデータ
を入出力するデータ処理ユニットと、前記論理ビットア
ドレス値、データの語長および書込み／読み出し選択信
号を受けて、データバス語長単位の第１の物理アドレス
と、この物理アドレスよりも１つ上位の第２の物理アド
レスと、これらの第１および第２の物理アドレスのどち
らを選択するかをデータ語長の各ビット毎に決める物理
アドレス選択情報と、前記データの各ビットに対する自
込み／読み出し選択信号とをメモリに出力すると共に、
前記データのシフト量を生成するメモリ管理ユニットと
、前記データシフト量、前記データ処理ユニットからの
書込み／読み出し選択信号、および前記メモリ管理ユニ
ットからの各ビットに対する書込み／読み出し選択信号
を受けて、読み出し時には前記メモリからのデータを前
記シフト量だけＬＳＢ側にローティトしてその内容を前
記データ処理ユニットに出力し、書込み時にはデータ処
理ユニットからのデータを前記シフト量だけＭＳＢ側に
ローティトし、前記メモリ管理ユニットからの書込み／
読み出し選択信号が書込みになっているビットはその内
容をメモリへ出力し、前記信号が読み出しになっている
ビットはハイインピーダンスとするバレルシフタおよび
入出力コントロールユニットとを具備したものである。

（作用） 上記構成のマイクロプロセッサにあっては、前記データ
処理ユニットが１メモリサイクルにおいて、前記メモリ
の指定したビットアドレス値に指定した語長ｍでアクセ
スすることが可能となるので、ビット単位でのデータ処
理を効率よく実行することが可能となる。したがって、
マイクロプロセッサ固有の語長と異なるＨｉ長のデータ
を扱う場合や、その固有の語長境界に跨がるデータを扱
う場合にも、何度もメモリアクセスを繰返す必要がなく
なり、高速動作が可能となる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図にこの発明の一実施例に係わるマイクロプロセッ
サを示す。ＣＰＵから成るデータ処理ユニット１１は、
プログラムすなわちオペレータからの指示に従って、次
にアクセスすべきメモリ空間上の論理ビットアドレス値
ｎ１アクセスするデータの語長ｍ１および書込み／読み
出し選択信号Ｗを生成する。ここで、論理ビットアドレ
ス値ｎは、メモリ空間をビット単位に分割し、その１つ
をメモリアクセスのための先頭アドレスとして指定する
アドレス値である。

これらの情報のうち、論理ビットアドレス値ｎを指定す
る情報およびデータ語長ｍを示す情報は、それぞれ内部
バス１０４および内部バス１０５を介してメモリ管理ユ
ニット１２に送られる。書込み／読み出し選択信号Ｗは
、制御信号線１０６を介してメモリ管理ユニット１２に
送られると共に、制御信号線１０７を介してバレルシフ
タおよびコントロールユニット１３に送られる。

メモリ管理ユニツ１〜１２では、上記論理ビットアドレ
ス値ｎおよびデータ語長ｍの情報と、書込み／読み出し
選択信号Ｗとを受けて、Ｌビット語長構成のメモリ空間
を有する外部メモリ２０に対する以下説明するような２
つの物理アドレス値ｋｏ。

ｋｌを生成すると共に、これらの物理アドレスｋｏ、ｋ
ｌのどちらを選択するかを各ビット毎に決めるＬビット
の物理アドレス選択データｄ１と、扱うデータの各ビッ
ト毎に書込みを行なうか否かを決めるＬビットの書込み
制御データｄ２と、さらにデータ整形のためのシフト量
ｊが生成される。

ここで、物理アドレス値ｋＯは論理ビットアドレス値ｎ
をメモリ２０のデータ語長りで割った値の整数値に相当
し、ｋｌはその値に１を加えた値に相当する。また、シ
フトｌｊは、論理ビットアドレス値ｎをメモリ２０のデ
ータ語長りで割った値の余りの値であり、書込み制御デ
ータｄ２は書込み／読み出し選択信号Ｗが゛偽″の場合
はそのＬビット全てが０となり、Ｗがパ真″の場合は、
各ビットが１であるｍビットのデータをシフトＩｊだけ
Ｌビットの範囲でＭＳＢの方向ヘローテイトした内容と
なる。また、ｄｌはｋＯの選択を０１に１の選択を１と
すると、論理ビットアドレス値ｎをＬで割った値（整数
値）の余りの数に対応するビット位置を区切り目とし、
その区切り目のビットを含むＬＳＢ側全てのビットは１
で、区切り目のビットを含まないＭＳＢ側の全てのビッ
トがＯとなるデータである。

一〇− 例えば、論理ビットアドレス値ｎ−１５、メモリ２０の
語長Ｌ＝８、 データ語長ｍ＝４、 とすると、第１の物理アドレス値ｋＯ＝１、第２の物理
アドレス値に１−２、シフト１ｊ＝７となり、またデー
タｄ１は、 ｄ１＝１１１１１１１０ データｄ２は、 ｄ２　＝１１１００００１ となる。

これらの情報の内、物理アドレスｋｏ、に１はアドレス
バス１０８．１０９を介してそれぞれ外部メモリ２０へ
送られ、ビット毎の書込み制御データｄ２は制御バス１
１０を介して外部メモリ２０とバレルシフタおよび入出
力コントロールユニット１３に送られ、物理アドレス選
択データｄ１は、制御バス１１１を介して外部メモリ２
０に送られる。また、シフトＭｊは、内部バス１１２を
介してバレルシフタおよび入出力コントロールユニット
１３に送られる。

バレルシフタ１３では、上記書込み／読み出し選択信号
Ｗ、ビット毎の書込み制御データｄ２およびシフトＩｊ
を受けて、Ｗが“真″の場合には内部バス１１３を介し
てデータ処理ユニット１１からＬビットのデータＤを入
力し、ｊ分だけそのデータ内容をＭＳＢの方向ヘローテ
イトし、書込み制御デ〜りｄ２の内偽″の所に対応する
ビットをハイインピーダンスにしてデータバス１１４を
介して外部メモリ２０へそのデータを出力する。

つまり、データ処理ユニット１１からメモリ２０に書込
むデータＤが４ビツトで、その内容が　Ｄ＝０１１０の
場合には、前述のように論理ビットアドレス値ｎ−１５
、メモリ２０の語長Ｌ＝８とすると、ｊ＝７なので、バ
レルシフタおよび入出力コントロールユニット１３によ
ってデータＤは、Ｄ＝１１０ｚｚｚｚＯ のようにローティトシフトおよび変換されて、外部メモ
リ２０に送られる。ここで、２はハイインピーダンス状
態を示すものである。

この時、物理アドレス選択データｄ１は、ｄｌ　＝１１
１１１１１０ であり、書込み制御データｄ２は、 ｄ２　＝１１１００００１ であるので、メモリ２０には、データＤ＝０１１０の最
初の１ビツトすなわちＯが物理アドレス１のＭＳＢのビ
ット位置に書込まれ、次の３ビツトすなわち１１０が物
理アドレス２の最初の３ビツトに書込まれる。

また、書込み／読み出し選択信号Ｗが゛偽″の場合には
、外部メモリ２０よりデータバス１１４を介してＬビッ
トのデータを入力し、そのデータ内容をｊ分だけＬＳＢ
の方向ヘローテイトし、内部バス１１３を介してデータ
処理ユニット１１へ出力する。

このような構成であれば、データ処理ユニットは１メモ
リサイクルにおいて、指定したビットアドレス値ｎに指
定した語長ｍでメモリアクセスすることが可能となるの
で、ビット単位でのデータ処理を効率よく実行すること
が可能となる。

第２図はこの発明の第２の実施例に係わるマイクロプロ
セッサを示すもので、このマイクロプロセッサは、内部
にバッフ７メモリ３０を備え、物理アドレスｋｏ　、　
ｋｌ　、物理アドレス選択データｄ１、および書込み制
御データｄ２を直接外部メモリ２０に出力せずに、バッ
ファメモリ３０に出力する構成である。この場合には、
外部メモリ２０への出力端子がデータバス１１４、物理
アドレスバス１１５、および書込み制御信号線１１６に
対応する分だけで済むので、コストの低減を図ることが
できる。

［発明の効果］ 以上のようにこの発明によれば、データバス幅以下の任
意の語長のデータをメモリ空間上の任意のビット位置か
ら効率よくアクセスできるようになり、マイクロプロセ
ッサ固有の語長と異なる語長のデータを扱う場合や、そ
の固有の語長境界に跨がるデータを扱う場合にも何度も
メモリアクセスを繰返す必要がなくなり、高速動作が可
能となる。

したがって、１ビツトが２次元上の１点に対応するビッ
トマツプ画像の処理に効果的である。

また、日本語ワードプロセッサのアトリビュート付文字
コードのように、システム固有の特殊な８Ｒ長のデータ
を処理する場合にも、マイクロプロセッサ固有の語長に
データを整合させる必要がないため、記憶領域の節約が
図れる。

さらに、高級言語においては、柔軟なデータアクセスが
可能なので、複雑なデータ形式が容易に実現できるよう
になる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるマイクロプロセッ
サを説明するブロック構成図、第２図はこの発明の他の
実流例に係わるマイクロプロセッサを説明するブロック
構成図である。 １１・・・データ処理ユニット、１２・・・メモリ管理
ユニット、１３・・・バレルシフタおよび入出力コント
ロールユニット、２０・・・外部メモリ、３０・・・バ
ッファメモリ。

Claims (1)

1. 【特許請求の範囲】 プログラムに基づくデータ処理を実行し、次にメモリア
   クセスすべきアドレスをビット単位で指定する論理ビッ
   トアドレス値と、扱うデータの語長と、書込み／読み出
   し選択信号とを出力すると共に、データバス語長単位の
   データを入出力するデータ処理ユニットと、 前記論理ビットアドレス値、データの語長および書込み
   ／読み出し選択信号を受けて、データバス語長単位の第
   １の物理アドレスと、この物理アドレスよりも１つ上位
   の第２の物理アドレスと、これらの第１および第２の物
   理アドレスのどちらを選択するかをデータ語長の各ビッ
   ト毎に決める物理アドレス選択情報と、前記データの各
   ビットに対する書込み／読み出し選択信号とをメモリに
   出力すると共に、前記データのシフト量を生成するメモ
   リ管理ユニットと、 前記データシフト量、前記データ処理ユニットからの書
   込み／読み出し選択信号、および前記メモリ管理ユニッ
   トからの各ビットに対する書込み／読み出し選択信号を
   受けて、読み出し時には前記メモリからのデータを前記
   シフト量だけＬＳＢ側にローテイトしてその内容を前記
   データ処理ユニットに出力し、書込み時にはデータ処理
   ユニットからのデータを前記シフト量だけＭＳＢ側にロ
   ーテイトし、前記メモリ管理ユニットからの書込み／読
   み出し選択信号が書込みになっているビットはその内容
   をメモリへ出力し、前記信号が読み出しになっているビ
   ットはハイインピーダンスとするバレルシフタおよび入
   出力コントロールユニットとを具備することを特徴とす
   るマイクロプロセッサ。