JPS619725A - マイクロプログラム制御回路 - Google Patents
マイクロプログラム制御回路Info
- Publication number
- JPS619725A JPS619725A JP59131388A JP13138884A JPS619725A JP S619725 A JPS619725 A JP S619725A JP 59131388 A JP59131388 A JP 59131388A JP 13138884 A JP13138884 A JP 13138884A JP S619725 A JPS619725 A JP S619725A
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- JP
- Japan
- Prior art keywords
- bit
- data
- register
- bit pointer
- destination
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像データ処理装置の制御を行なうマイクロ
プログラム制御回路に関するものである。
プログラム制御回路に関するものである。
従来例の構成とその問題点
近年、半導体メモリの大容量化と低価格化により、画像
データの処理が普及し、各方面への応用の要望が増加し
ている。画像データは画像を構成する１画素をメモリの
１ビツトに対応させてメモリに格納されている。また、
画像に対するデータ処理は、１画素単位に行なわれるた
め、メモリの１語内のビットに対する処理が多い。
データの処理が普及し、各方面への応用の要望が増加し
ている。画像データは画像を構成する１画素をメモリの
１ビツトに対応させてメモリに格納されている。また、
画像に対するデータ処理は、１画素単位に行なわれるた
め、メモリの１語内のビットに対する処理が多い。
従来、画像データに対する処理は、メモリのアクセスが
、一定のビット長でしか扱えないために、１語内のビッ
トの処理に、マスク操作など多くの補助的な処理が必要
とされるため、画像データ全体の処理に多くの時間を有
していた。
、一定のビット長でしか扱えないために、１語内のビッ
トの処理に、マスク操作など多くの補助的な処理が必要
とされるため、画像データ全体の処理に多くの時間を有
していた。
発明の目的
本発明は上記従来の問題点を解消するもので、画像デー
タを構成する画素データへの高速なアクセスを行なうマ
イクロプログラム制御回路を提供発明の構成 本発明は、データ送出しとデータ送先の各々のアドレス
レジスタと、１語データ内のビット位置を示すビットポ
インタト、ビットポインタの内容を１加減算し格納する
インクリメンタデクリメンタと、ビットポインタの桁上
げ情報を入力してアドレスレジスタの内容を１加減算し
格納するインクリメンタデクリメンタと、ビットポイン
タに対して、ＡＬＵを用いて演算を行なった結果を格納
する場合にビットポインタからの桁上げ情報をこの演算
のＡＬＵの桁上げ情報として反映する演算制御部と、各
ビットポインタとＡＬＵの桁上げ情報を夫々格納するス
ティタスレジスタを備えたマイクロプログラム制御回路
であり、１語データ内ビット位置を示すビットポインタ
に１加減算槻能及び、ＡＬＵを用いて演算した場合にビ
ットポインタからの桁上げ情報をＡＬＵの桁上げ情報と
することにより、ビット処理の制御を簡単にし補助的な
処理を減すことができ、画素データに対して高速なアク
セスができるものである。
タを構成する画素データへの高速なアクセスを行なうマ
イクロプログラム制御回路を提供発明の構成 本発明は、データ送出しとデータ送先の各々のアドレス
レジスタと、１語データ内のビット位置を示すビットポ
インタト、ビットポインタの内容を１加減算し格納する
インクリメンタデクリメンタと、ビットポインタの桁上
げ情報を入力してアドレスレジスタの内容を１加減算し
格納するインクリメンタデクリメンタと、ビットポイン
タに対して、ＡＬＵを用いて演算を行なった結果を格納
する場合にビットポインタからの桁上げ情報をこの演算
のＡＬＵの桁上げ情報として反映する演算制御部と、各
ビットポインタとＡＬＵの桁上げ情報を夫々格納するス
ティタスレジスタを備えたマイクロプログラム制御回路
であり、１語データ内ビット位置を示すビットポインタ
に１加減算槻能及び、ＡＬＵを用いて演算した場合にビ
ットポインタからの桁上げ情報をＡＬＵの桁上げ情報と
することにより、ビット処理の制御を簡単にし補助的な
処理を減すことができ、画素データに対して高速なアク
セスができるものである。
実施例の説明
第１図は本発明の実施例におけるマイクロプログラム制
御回路で１語１６ビツトの場合の構成図を示すものであ
る。第１図において、１は送出しアドレスを格納するソ
ースアドレスレジスタ、２は送出しアドレスの示す１語
データ内のビット位置を示すソースビットポインタ、３
．４は送先きについての同様のデスティネーションアド
レスレジスタ、デスティネーションビットポインタであ
る。５は２，４の各々のビア）ポインタの内容を１加減
算行なうインクリメンタデクリメンタである。６は１，
３の各々のアドレスレジスタの内容を５からの桁上げ情
報を入力して１加減算行なうインクリメンタデクリメン
タである０７は算術論理演算を行なうＡＬＵである。８
は、ＡＬＵ７の最上位ビットからの桁上げ信号と下位ビ
ットからの桁上げ信号のいづれかを選択する選択回路で
あり、９は２．４のビットポインタの桁上げ信号、８に
よって選択されたＡＬＵの桁上げ信号を格納するスティ
タスレジスタである。１０は送出しデータを格納する入
力データレジスタ、１１は入力データレジスタ１０の内
容を任意ピントシフトし出力スルバレルシフタ、１２は
バレルシフタ１１にシフト定数を与えるためにソースビ
ットポインタ２、デスティネーションビットポインタ４
、システムバスからの即値のいづれかを選択する選択回
路である。１３はバレルシフタ１１の出力の最上位ビッ
トを最下位から直列入力しシフトするシフトレジスタで
あり、入力データレジスタに出力できる。１４はバレル
シフタ１１の出力を格納し送先データとして出力する出
力データレジスタである。１６は、汎用レジスタである
。
御回路で１語１６ビツトの場合の構成図を示すものであ
る。第１図において、１は送出しアドレスを格納するソ
ースアドレスレジスタ、２は送出しアドレスの示す１語
データ内のビット位置を示すソースビットポインタ、３
．４は送先きについての同様のデスティネーションアド
レスレジスタ、デスティネーションビットポインタであ
る。５は２，４の各々のビア）ポインタの内容を１加減
算行なうインクリメンタデクリメンタである。６は１，
３の各々のアドレスレジスタの内容を５からの桁上げ情
報を入力して１加減算行なうインクリメンタデクリメン
タである０７は算術論理演算を行なうＡＬＵである。８
は、ＡＬＵ７の最上位ビットからの桁上げ信号と下位ビ
ットからの桁上げ信号のいづれかを選択する選択回路で
あり、９は２．４のビットポインタの桁上げ信号、８に
よって選択されたＡＬＵの桁上げ信号を格納するスティ
タスレジスタである。１０は送出しデータを格納する入
力データレジスタ、１１は入力データレジスタ１０の内
容を任意ピントシフトし出力スルバレルシフタ、１２は
バレルシフタ１１にシフト定数を与えるためにソースビ
ットポインタ２、デスティネーションビットポインタ４
、システムバスからの即値のいづれかを選択する選択回
路である。１３はバレルシフタ１１の出力の最上位ビッ
トを最下位から直列入力しシフトするシフトレジスタで
あり、入力データレジスタに出力できる。１４はバレル
シフタ１１の出力を格納し送先データとして出力する出
力データレジスタである。１６は、汎用レジスタである
。
以上のように構成された本実施例のマイクロプログラム
制御回路について以下その動作を説明する。
゛ まず、送出しデータを拡大して送先データを生成する場
合を第２図を用いて説明する。最初にソースアドレスレ
ジスタ１によって示されるメモリの１語データを入力デ
ータレジスタ１０の上位に格納する。また、送先ビット
位置を汎用レジスタ１５に格納する。次に送出しデータ
の拡大開始ビット位置を示すソースビットポインタ２の
内容をシフト定数として選択回路１２によ、り選択しバ
レルシフタ１１に入力しシフト出力の最上位ビットをシ
フトレジスタ１３の最下位ビットから直列入力する。同
時にデスティネーションビットポインタ４の内容をイン
クリメンタデクリメンタ５を用いて１加算する。この動
作を拡大倍率回数繰返えし、終るとソースビットポイン
タの内容をインクリメンタデクリメンタ６を用いて１加
算し次の送出しデータのビットを得、上記の動作を繰返
す。
制御回路について以下その動作を説明する。
゛ まず、送出しデータを拡大して送先データを生成する場
合を第２図を用いて説明する。最初にソースアドレスレ
ジスタ１によって示されるメモリの１語データを入力デ
ータレジスタ１０の上位に格納する。また、送先ビット
位置を汎用レジスタ１５に格納する。次に送出しデータ
の拡大開始ビット位置を示すソースビットポインタ２の
内容をシフト定数として選択回路１２によ、り選択しバ
レルシフタ１１に入力しシフト出力の最上位ビットをシ
フトレジスタ１３の最下位ビットから直列入力する。同
時にデスティネーションビットポインタ４の内容をイン
クリメンタデクリメンタ５を用いて１加算する。この動
作を拡大倍率回数繰返えし、終るとソースビットポイン
タの内容をインクリメンタデクリメンタ６を用いて１加
算し次の送出しデータのビットを得、上記の動作を繰返
す。
この間、デスティネーションビットポインタ４から桁上
げ情報が出力されるとインクリメンタデクリメンタ６に
入力され、デスティネーションアドレスレジスタ３の内
容が１加算されると同時に、スティタスレジスタ９のデ
スティネーションビットポインタキャリのフラグが変化
する。これによりシフトレジスタ１３の内容ヲバレルシ
フタ１１によって、上記汎用レジスタ１６に格納してい
る送先ビット位置の即値を選択回路１２によシ選択して
シフトし出力データレジスタ１４に格納し出力する。ま
た、ソースビットポインタ２から桁上げ情報が出力され
るとインクリメンタデクリメンタ６に入力されソースア
ドレスレジスタ１の内容が１加算されると同時に、ステ
ィタスレジスタ９のソースビットポインタキャリのフラ
グが変化し、これにより送出しデータの入力データレジ
スタ１゜への格納が行なわれる。以上の動作により順次
送出しデータを送先きに拡大データとして転送すること
ができる。
げ情報が出力されるとインクリメンタデクリメンタ６に
入力され、デスティネーションアドレスレジスタ３の内
容が１加算されると同時に、スティタスレジスタ９のデ
スティネーションビットポインタキャリのフラグが変化
する。これによりシフトレジスタ１３の内容ヲバレルシ
フタ１１によって、上記汎用レジスタ１６に格納してい
る送先ビット位置の即値を選択回路１２によシ選択して
シフトし出力データレジスタ１４に格納し出力する。ま
た、ソースビットポインタ２から桁上げ情報が出力され
るとインクリメンタデクリメンタ６に入力されソースア
ドレスレジスタ１の内容が１加算されると同時に、ステ
ィタスレジスタ９のソースビットポインタキャリのフラ
グが変化し、これにより送出しデータの入力データレジ
スタ１゜への格納が行なわれる。以上の動作により順次
送出しデータを送先きに拡大データとして転送すること
ができる。
次に、送出しデータを縮小して送先データを生成する場
合を第３図を用いて説明する。最初にソースアドレスレ
ジスタ１によって示されるメモリの１語データを入力デ
ータレジスタ１０に格納する。また、縮小率を汎用レジ
スタ１５に格納する。
合を第３図を用いて説明する。最初にソースアドレスレ
ジスタ１によって示されるメモリの１語データを入力デ
ータレジスタ１０に格納する。また、縮小率を汎用レジ
スタ１５に格納する。
次に送出しデータの縮小開始ビット位置を示すソースビ
ットポインタ２の内容をシフト定数として選択回路１２
により選択しバレルシフタ１１に入力しシフト出力の最
上位ビットをシフトレジスタ１３の最下位ビットから直
列入力する。同時にデスティネーションビットポインタ
４の内容をインクリメンタデクリメンタ６を用いて１加
算する。
ットポインタ２の内容をシフト定数として選択回路１２
により選択しバレルシフタ１１に入力しシフト出力の最
上位ビットをシフトレジスタ１３の最下位ビットから直
列入力する。同時にデスティネーションビットポインタ
４の内容をインクリメンタデクリメンタ６を用いて１加
算する。
次に、ソースビットポインタ２の内容と上記汎用レジス
タ１５に格納した縮小率をＡＬＵ７を用いて加算し、結
果をソースビットポインタ２に格納する。この際ＡＬＵ
からの桁上げ情報は下位４ビツトからの桁上げ信号を反
映するように選択回路８を動作させる。このＡＬＵ７か
らの桁上げ信号が出力されるとソースアドレスレジスタ
１の内容をインクリメンタデクリメンタ６を用いて１加
算行ないソースアドレスレジスタ１に格納すると同時に
、ソースアドレスレジスタの示すメモリのデータを入力
データレジスタ１０に格納する。上記の動作を繰返えす
。この間、デスティネーションビットポインタ４から桁
上げ情報が出力されるとインクリメンタデクリメンタ６
に入力され、デスティネーションアドレスレジスタ３の
内容が１加算されると同時に、スティタスレジスタ９の
デステネーションビットポインタキャリのフラグが変化
する。これによシフトレジスタ１３の内容をバレルシフ
タ１１によって、送先ビット位置にシフトし出力データ
１４に格納し出力する。以上の動作によシ順次送出しデ
ータの送先きに縮小して転送することができる。
タ１５に格納した縮小率をＡＬＵ７を用いて加算し、結
果をソースビットポインタ２に格納する。この際ＡＬＵ
からの桁上げ情報は下位４ビツトからの桁上げ信号を反
映するように選択回路８を動作させる。このＡＬＵ７か
らの桁上げ信号が出力されるとソースアドレスレジスタ
１の内容をインクリメンタデクリメンタ６を用いて１加
算行ないソースアドレスレジスタ１に格納すると同時に
、ソースアドレスレジスタの示すメモリのデータを入力
データレジスタ１０に格納する。上記の動作を繰返えす
。この間、デスティネーションビットポインタ４から桁
上げ情報が出力されるとインクリメンタデクリメンタ６
に入力され、デスティネーションアドレスレジスタ３の
内容が１加算されると同時に、スティタスレジスタ９の
デステネーションビットポインタキャリのフラグが変化
する。これによシフトレジスタ１３の内容をバレルシフ
タ１１によって、送先ビット位置にシフトし出力データ
１４に格納し出力する。以上の動作によシ順次送出しデ
ータの送先きに縮小して転送することができる。
以上のように本実施例によれば、入力データを送出しデ
ータのビット位置をシフト定数としてバレルシフタによ
りシフトする。その出力の最上位ビットをシフトレジス
タの最下位ビットに直列入力する。ソースビットポイン
タとデスティネーションビットポインタの内容の更新の
方法により、送出しデータを拡大、縮小を行ない送先き
に転送することができる。
ータのビット位置をシフト定数としてバレルシフタによ
りシフトする。その出力の最上位ビットをシフトレジス
タの最下位ビットに直列入力する。ソースビットポイン
タとデスティネーションビットポインタの内容の更新の
方法により、送出しデータを拡大、縮小を行ない送先き
に転送することができる。
発明の効果
本発明のマイクロプログラム制御回路は、データ送出し
とデータ送先の各々のアドレスレジスタと、１語データ
内のピット位置を示すビットポインタと、ビットポイン
タの内容を１加減算し格納するインクリメンタデクリメ
ンタと、ビットポインタの桁上げ情報を入力してアドレ
スレジスタの内容を１加減算し格納するインクリメンタ
デクリメンタと、ビットポインタに対してＡＬＵを用い
て演算を行なった結果を格納する場合にビットポインタ
からの桁上げ情報をこの演算のＡ Ｌ、Ｕの桁上げ情報
として反映する演算制御部と、各ビットポインタとＡＬ
Ｕの桁上げ情報を夫々格納するスティタスレジスタを設
けることにより、ビット処理の制御を簡単にし、補助的
な処理を減すことができ、画素データに対して高速なア
クセスができその実用的効果は大きい。
とデータ送先の各々のアドレスレジスタと、１語データ
内のピット位置を示すビットポインタと、ビットポイン
タの内容を１加減算し格納するインクリメンタデクリメ
ンタと、ビットポインタの桁上げ情報を入力してアドレ
スレジスタの内容を１加減算し格納するインクリメンタ
デクリメンタと、ビットポインタに対してＡＬＵを用い
て演算を行なった結果を格納する場合にビットポインタ
からの桁上げ情報をこの演算のＡ Ｌ、Ｕの桁上げ情報
として反映する演算制御部と、各ビットポインタとＡＬ
Ｕの桁上げ情報を夫々格納するスティタスレジスタを設
けることにより、ビット処理の制御を簡単にし、補助的
な処理を減すことができ、画素データに対して高速なア
クセスができその実用的効果は大きい。
第１図は本発明の一実施例の構成図、第２図は同実施例
における拡大操作の説明図、第３図は同実施例における
縮小操作の説明図である。 １・・・・・・ソースアドレスレジスタ、２・・・・・
・ソースビットポインタ、３・・・・・・デスティネー
ションアドレスレジスタ、４・・・・・・デスティネー
ションビットポインタ、５，６・・・・・・インクリメ
ンタデクリメンタ、７・・・・・ＡＬＵ、８．１２・・
・・・・選択回路、９°゛。 ・・・スティタスレジスタ、１ｏ・・・・・・入力デー
タレジスタ、１１・・・・・・バレルシフタ、１３・・
・・・・シフトレジスタ、１４・・・・・・出力データ
レジスタ、１５・・・・・・汎用レジスタ。
における拡大操作の説明図、第３図は同実施例における
縮小操作の説明図である。 １・・・・・・ソースアドレスレジスタ、２・・・・・
・ソースビットポインタ、３・・・・・・デスティネー
ションアドレスレジスタ、４・・・・・・デスティネー
ションビットポインタ、５，６・・・・・・インクリメ
ンタデクリメンタ、７・・・・・ＡＬＵ、８．１２・・
・・・・選択回路、９°゛。 ・・・スティタスレジスタ、１ｏ・・・・・・入力デー
タレジスタ、１１・・・・・・バレルシフタ、１３・・
・・・・シフトレジスタ、１４・・・・・・出力データ
レジスタ、１５・・・・・・汎用レジスタ。
Claims (1)
- データ送出しアドレスを記憶するソースアドレスレジス
タと、上記ソースアドレスレジスタが示す１語データ内
のビット位置を示すソースビットポインタと、上記ソー
スビットポインタの内容を１加算あるいは１減算し上記
ソースビットポインタに格納する第１のインクリメンタ
ディクリメンタと、上記第１のインクリメンタディクリ
メンタから出力される桁上げ情報を入力し上記ソースア
ドレスレジスタの内容を１加算あるいは１減算し上記ソ
ースアドレスレジスタに格納する第２のインクリメンタ
ディクリメンタと、データ送先アドレスを記憶するデス
ティネーションアドレスレジスタと、上記デスティネー
ションアドレスレジスタが示す１語データ内のビット位
置を示すデスティネーションビットポインタと、上記デ
スティネーションビットポインタの内容を１加算あるい
は１減算し上記デスティネーションビットポインタに格
納する第３のインクリメンタデクリメンタと、上記第３
のインクリメンタデクリメンタから出力される桁上げ情
報を入力し上記デスティネーションアドレスレジスタの
内容を１加算あるいは１減算しデスティネーションアド
レスレジスタに格納する第４のインクリメンタデクリメ
ンタと、上記ソースビットポインタあるいは上記デステ
ィネーションビットポインタの内容をＡＬＵを用いて演
算を行ない結果を格納する場合に各々のポインタからの
桁上げ情報をＡＬＵの他の演算結果と同様にＡＬＵの桁
上げ情報として出力する演算制御部と、上記ソースビッ
トポインタ、上記デスティネーションビットポインタ、
上記演算制御部の夫々から出力される桁上げ情報を格納
するステイタスレジスタとから構成され、上記ステイタ
スレジスタの内容によりマイクロプログラムの実行を制
御することを特徴とするマイクロプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131388A JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131388A JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619725A true JPS619725A (ja) | 1986-01-17 |
Family
ID=15056791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131388A Pending JPS619725A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143285A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH07168713A (ja) * | 1994-10-24 | 1995-07-04 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
| JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
-
1984
- 1984-06-26 JP JP59131388A patent/JPS619725A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143285A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH07168713A (ja) * | 1994-10-24 | 1995-07-04 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
| JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
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