JPH04343133A - アドレス・ポインタ - Google Patents
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- JPH04343133A JPH04343133A JP3115163A JP11516391A JPH04343133A JP H04343133 A JPH04343133 A JP H04343133A JP 3115163 A JP3115163 A JP 3115163A JP 11516391 A JP11516391 A JP 11516391A JP H04343133 A JPH04343133 A JP H04343133A
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- 238000010606 normalization Methods 0.000 claims abstract description 22
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 abstract description 9
- 230000006870 function Effects 0.000 abstract description 7
- 230000014509 gene expression Effects 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007430 reference method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は固定小数点用演算プロセ
ッサのアドレス・ポインタに関し、特に指定するアドレ
スの生成方法に関する。
ッサのアドレス・ポインタに関し、特に指定するアドレ
スの生成方法に関する。
【０００２】
【従来の技術】従来の固定小数点用演算プロセッサのア
ドレス・ポインタを図面を参照して説明する。
ドレス・ポインタを図面を参照して説明する。
【０００３】図３は従来の固定小数点用演算プロセッサ
のアドレス・ポインタ及びその周辺のブロック図である
。
のアドレス・ポインタ及びその周辺のブロック図である
。
【０００４】３０１はデータ・バスでありレジスタ間の
データ転送に使用する。３０２は固定小数点データの論
理演算回路部（ＡＬＵ）で、単項演算では後述の３０７
レジスタの内容を、２項演算では後述の３０６と３０７
レジスタの内容を入力としてプログラムで指定した演算
を行う。３０３はＡＬＵ３０２における演算結果の状態
を保持するフラグ・レジスタである。３０４、３０５は
ＡＬＵ３０２における演算結果を保持する演算結果出力
用レジスタである。３０６はＡＬＵ３０２への入力デー
タを保持する入力用レジスタで、その入力はデータ・バ
ス３０１に出力されたデータとなる。３０７はＡＬＵ３
０２への入力データを保持する入力用レジスタで、その
入力は演算結果出力用レジスタ３０４または３０５に保
持されているデータとなる。３０８はバレル・シフタで
、入力用レジスタ３０６または３０７のデータに対し後
述３０９で指定されたシフト量だけ左右シフト処理を行
う。３０９はバレル・シフタ３０８でのシフト量を指定
するシフト量設定レジスタでデータ・バス３０１に接続
している。３１０は入力用レジスタ３０６と３０７のど
ちらに保持されているデータをバレル・シフタ３０８に
入力するかを選択するマルチプレクサである。３１１は
入力用レジスタ３０７に保持されているデータに対する
正規化用シフト量検出回路であり、この回路で検出され
たシフト量だけバレル・シフタ３０８でシフトすること
により正規化処理が実行される。３１２はこのシフト量
を内部データ・バスに出力するための専用バスである。 ３１３は各種データ格納用のメモリでデータ・バス３０
１に接続している。３１４はデータ用メモリ３１３のア
ドレスを指定するアドレス・ポインタでデータ・バス３
０１と接続している。したがってアドレス・ポインタ３
１４の内容の変更は、データ・バス３０１を介して入力
されるデータ、またはすでに格納されているデータに対
してインクリメント／デクリメントされたデータ、のい
ずれかによって行われる。
データ転送に使用する。３０２は固定小数点データの論
理演算回路部（ＡＬＵ）で、単項演算では後述の３０７
レジスタの内容を、２項演算では後述の３０６と３０７
レジスタの内容を入力としてプログラムで指定した演算
を行う。３０３はＡＬＵ３０２における演算結果の状態
を保持するフラグ・レジスタである。３０４、３０５は
ＡＬＵ３０２における演算結果を保持する演算結果出力
用レジスタである。３０６はＡＬＵ３０２への入力デー
タを保持する入力用レジスタで、その入力はデータ・バ
ス３０１に出力されたデータとなる。３０７はＡＬＵ３
０２への入力データを保持する入力用レジスタで、その
入力は演算結果出力用レジスタ３０４または３０５に保
持されているデータとなる。３０８はバレル・シフタで
、入力用レジスタ３０６または３０７のデータに対し後
述３０９で指定されたシフト量だけ左右シフト処理を行
う。３０９はバレル・シフタ３０８でのシフト量を指定
するシフト量設定レジスタでデータ・バス３０１に接続
している。３１０は入力用レジスタ３０６と３０７のど
ちらに保持されているデータをバレル・シフタ３０８に
入力するかを選択するマルチプレクサである。３１１は
入力用レジスタ３０７に保持されているデータに対する
正規化用シフト量検出回路であり、この回路で検出され
たシフト量だけバレル・シフタ３０８でシフトすること
により正規化処理が実行される。３１２はこのシフト量
を内部データ・バスに出力するための専用バスである。 ３１３は各種データ格納用のメモリでデータ・バス３０
１に接続している。３１４はデータ用メモリ３１３のア
ドレスを指定するアドレス・ポインタでデータ・バス３
０１と接続している。したがってアドレス・ポインタ３
１４の内容の変更は、データ・バス３０１を介して入力
されるデータ、またはすでに格納されているデータに対
してインクリメント／デクリメントされたデータ、のい
ずれかによって行われる。
【０００５】また、入力レジスタ３０７に保持されてい
るデータの値と正規化用シフト量検出回路３１１で検出
される値はデータ長をｎビットとした時に表１のように
なる。
るデータの値と正規化用シフト量検出回路３１１で検出
される値はデータ長をｎビットとした時に表１のように
なる。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】上述した従来の固定小
数点用演算プロセッサのアドレス・ポインタでは、その
内容の変更は、データ・バスを介して入力されるデータ
、またはすでに格納されているデータに対してインクリ
メント／デクリメントされたデータ、のいずれかの方法
しかなく以下のような問題が生じる。
数点用演算プロセッサのアドレス・ポインタでは、その
内容の変更は、データ・バスを介して入力されるデータ
、またはすでに格納されているデータに対してインクリ
メント／デクリメントされたデータ、のいずれかの方法
しかなく以下のような問題が生じる。
【０００８】図４は固定小数点用演算プロセッサのデー
タ・フォーマットと数値の範囲を示した図である。 （ａ）は固定小数点用演算プロセッサのデータ・フォー
マットである。データ長がｎビットの時、ＭＳＢ（第ｎ
ビットめ）がサイン・ビットを示し、第ｎ−１ビットめ
が２−１、第ｎ−２ビットめが２−２、第１ビットめが
２−（ｎ−１）の値を示す。
タ・フォーマットと数値の範囲を示した図である。 （ａ）は固定小数点用演算プロセッサのデータ・フォー
マットである。データ長がｎビットの時、ＭＳＢ（第ｎ
ビットめ）がサイン・ビットを示し、第ｎ−１ビットめ
が２−１、第ｎ−２ビットめが２−２、第１ビットめが
２−（ｎ−１）の値を示す。
【０００９】また第ｎビットと第ｎ−１ビットの間に小
数点が存在する。したがって扱える数値の範囲は（ｂ）
のようになる。サイン・ビットが０でこれ以外のビット
がオール１の時が最大値であり、数値は０．９９９９９
…を示す。逆に、サイン・ビットが１でこれ以外のビッ
トがオール０の時が最小値であり、数値は−１．０を示
す。
数点が存在する。したがって扱える数値の範囲は（ｂ）
のようになる。サイン・ビットが０でこれ以外のビット
がオール１の時が最大値であり、数値は０．９９９９９
…を示す。逆に、サイン・ビットが１でこれ以外のビッ
トがオール０の時が最小値であり、数値は−１．０を示
す。
【００１０】固定小数点用演算プロセッサでルート関数
の実行を考える。この関数を実行するためのハードウェ
アは存在しないので、すべてプログラムにより演算ユニ
ットを使用して実現することになる。ルート関数の実現
（インプリメンテーション）には近似式を使用する。こ
の近似式は通常は０．５〜１．０の入力値に対して適用
できるものである。つまり入力値が０．５〜１．０の範
囲にあれば近似式をそのまま適用できるが、範囲外の入
力に対しては工夫を必要とする。この式を以下に示す。
の実行を考える。この関数を実行するためのハードウェ
アは存在しないので、すべてプログラムにより演算ユニ
ットを使用して実現することになる。ルート関数の実現
（インプリメンテーション）には近似式を使用する。こ
の近似式は通常は０．５〜１．０の入力値に対して適用
できるものである。つまり入力値が０．５〜１．０の範
囲にあれば近似式をそのまま適用できるが、範囲外の入
力に対しては工夫を必要とする。この式を以下に示す。
【００１１】また、ルートに限らずログやエクスポネン
トなど、ほとんどの関数のインプリメンテーションに関
しても同様である。
トなど、ほとんどの関数のインプリメンテーションに関
しても同様である。
【００１２】ルートの近似式ｙ＝ｆ（ｚ）（ここで０．
５≦ｚ＜１．０）とした時、 ■入力値ｘが０．５≦
ｘ＜１．０の場合（１）式となる。
５≦ｚ＜１．０）とした時、 ■入力値ｘが０．５≦
ｘ＜１．０の場合（１）式となる。
【００１３】
【００１４】■入力値ｘが０．０＜ｘ＜０．５の、場合
（２）式となる。
（２）式となる。
【００１５】
【００１６】■入力値ｘが０．０の場合（３）式となる
。
。
【００１７】
【００１８】ここで式（２）の処理を正規化という。
【００１９】従来の固定小数点用演算プロセッサによる
上述の手法を用いたルート関数の処理手順を示す。
上述の手法を用いたルート関数の処理手順を示す。
【００２０】データ用メモリ３１３には第２図に示すよ
うなデータを予め格納しておく。
うなデータを予め格納しておく。
【００２１】処理は図５に示すようなフロー・チャート
になり、５ステップに大別できる。
になり、５ステップに大別できる。
【００２２】ステップ１ レジスタ３０４に保持され
ているデータｘが０か否かの判定を行う。ｘ＝０の場合
はｙ＝０としてプログラム終了。
ているデータｘが０か否かの判定を行う。ｘ＝０の場合
はｙ＝０としてプログラム終了。
【００２３】ステップ２ レジスタ３０４に保持され
ているデータｘは入力用レジスタ３０７を介してバレル
・シフタ３０８に入力される。この時入力用レジスタ３
０７に保持されているデータに対する正規化用シフト量
検出回路３１１で検出された値をバレル・シフタ３０８
に与え、バレル・シフタ３０８で正規化処理を実行。
ているデータｘは入力用レジスタ３０７を介してバレル
・シフタ３０８に入力される。この時入力用レジスタ３
０７に保持されているデータに対する正規化用シフト量
検出回路３１１で検出された値をバレル・シフタ３０８
に与え、バレル・シフタ３０８で正規化処理を実行。
【００２４】バレル・シフタ３０８の出力として出力レ
ジスタ３０４にｚの値を得る。
ジスタ３０４にｚの値を得る。
【００２５】また、正規化用シフト量検出回路３１１で
検出された値はＫである。
検出された値はＫである。
【００２６】ステップ３ 専用バス３１２から出力さ
れるＫの値とデータ用メモリからテーブル参照方式で２
−Ｋ／２の値を得る。
れるＫの値とデータ用メモリからテーブル参照方式で２
−Ｋ／２の値を得る。
【００２７】ステップ４ ｚの値からｆ（ｚ）を計算
する。
する。
【００２８】ステップ５ ステップ３とステップ４の
結果から２−Ｋ／２・ｆ（ｚ）を計算し、ルートｘを得
る。
結果から２−Ｋ／２・ｆ（ｚ）を計算し、ルートｘを得
る。
【００２９】ステップ２における入力レジスタ３０７に
保持されているデータの値と正規化用シフト量検出回路
３１１で検出される値はデータ長をｎビットとした時に
表２のようになる。
保持されているデータの値と正規化用シフト量検出回路
３１１で検出される値はデータ長をｎビットとした時に
表２のようになる。
【００３０】
【表２】
【００３１】ここでステップ３の処理に着目する。ステ
ップ３は以下の処理からなる。
ップ３は以下の処理からなる。
【００３２】■レジスタ３０５に第２図に示すｓｑｒｔ
ｔｂｌのアドレスを転送する。
ｔｂｌのアドレスを転送する。
【００３３】■専用バス３１２から出力されるＫの値と
レジスタ３０５の値ｓｑｒｔｔｂｌを加算しレジスタ３
０５に出力する。
レジスタ３０５の値ｓｑｒｔｔｂｌを加算しレジスタ３
０５に出力する。
【００３４】■レジスタ３０５の内容をアドレス・レジ
スタ３１４に転送する。
スタ３１４に転送する。
【００３５】■アドレス・レジスタ３１４が指すデータ
用メモリ３１３の内容をレジスタ３０５に転送する。こ
れによりレジスタ３０５に２−Ｋ／２の値を得る。
用メモリ３１３の内容をレジスタ３０５に転送する。こ
れによりレジスタ３０５に２−Ｋ／２の値を得る。
【００３６】これによるとレジスタ３０５に２−Ｋ／２
の値を得るためには４ステップを要し、高速性が要求さ
れる演算プロセッサにとってこの処理は冗長である。
の値を得るためには４ステップを要し、高速性が要求さ
れる演算プロセッサにとってこの処理は冗長である。
【００３７】このように従来のアドレス・ポインタを持
つ固定小数点用演算プロセッサでは、関数演算において
処理時間が冗長になるという問題が生じる。
つ固定小数点用演算プロセッサでは、関数演算において
処理時間が冗長になるという問題が生じる。
【００３８】本発明はかかる問題点に鑑みてなされたも
のであって、関数演算に関して処理時間の短縮を図るこ
とができる固定小数点用演算プロセッサのアドレス・ポ
インタを提供することを目的とする。
のであって、関数演算に関して処理時間の短縮を図るこ
とができる固定小数点用演算プロセッサのアドレス・ポ
インタを提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明の固定小数点用演
算プロセッサのアドレス・ポインタは正規化用シフト量
検出回路の出力値とデータ用メモリのアドレス・ポイン
タの値の加算回路を具備している。
算プロセッサのアドレス・ポインタは正規化用シフト量
検出回路の出力値とデータ用メモリのアドレス・ポイン
タの値の加算回路を具備している。
【００４０】
【実施例】次に、本発明の実施例について図を参照して
説明する。
説明する。
【００４１】図１は本発明の実施例に係る固定小数点用
演算プロセッサのアドレス・ポインタ及びその周辺のブ
ロック図である。
演算プロセッサのアドレス・ポインタ及びその周辺のブ
ロック図である。
【００４２】なお、この図１において図３と同一である
部分については説明を省略する。
部分については説明を省略する。
【００４３】このシステムが従来のものと異なる点は、
データ用メモリ１１２のアドレスを指定する値として正
規化用シフト量検出回路１１１で検出した値を使用する
ための専用バス１１３、及び１１３から出力される値と
本来のアドレス・ポインタ１１４の値を加算する加算回
路１１５、データ用メモリ１１２のアドレスを１１３、
１１４、１１５のいづれの出力で指定するかを選択する
マルチプレクサ１１６を設けた点である。
データ用メモリ１１２のアドレスを指定する値として正
規化用シフト量検出回路１１１で検出した値を使用する
ための専用バス１１３、及び１１３から出力される値と
本来のアドレス・ポインタ１１４の値を加算する加算回
路１１５、データ用メモリ１１２のアドレスを１１３、
１１４、１１５のいづれの出力で指定するかを選択する
マルチプレクサ１１６を設けた点である。
【００４４】本発明のアドレス・ポインタを持つ固定小
数点用演算プロセッサで上述の手法を用いたルート関数
の処理について説明する。
数点用演算プロセッサで上述の手法を用いたルート関数
の処理について説明する。
【００４５】データ用メモリ１１２には図２に示すよう
なデータを予め格納しておく。これは従来技術と同じで
ある。
なデータを予め格納しておく。これは従来技術と同じで
ある。
【００４６】処理は図６に示すようなフロー・チャート
になり、従来技術と同様５ステップに大別できる。
になり、従来技術と同様５ステップに大別できる。
【００４７】ステップ１ レジスタ１０４に保持され
ているデータｘが０か否かの判定を行う。ｘ＝０の場合
はｙ＝０としてプログラム終了。
ているデータｘが０か否かの判定を行う。ｘ＝０の場合
はｙ＝０としてプログラム終了。
【００４８】ステップ２ レジスタ１０４に保持され
ているデータｘは入力用レジスタ１０７を介してバレル
・シフタ１０８に入力される。この時入力用レジスタ１
０７に保持されているデータに対する正規化用シフト量
検出回路１１１で検出された値をバレル・シフタ１０８
に与え、バレル・シフタ１０８で正規化処理を実行。バ
レル・シフタ１０８の出力として出力レジスタ１０４に
ｚの値を得る。
ているデータｘは入力用レジスタ１０７を介してバレル
・シフタ１０８に入力される。この時入力用レジスタ１
０７に保持されているデータに対する正規化用シフト量
検出回路１１１で検出された値をバレル・シフタ１０８
に与え、バレル・シフタ１０８で正規化処理を実行。バ
レル・シフタ１０８の出力として出力レジスタ１０４に
ｚの値を得る。
【００４９】また、正規化用シフト量検出回路１１１で
検出された値はＫである。
検出された値はＫである。
【００５０】ステップ３ 専用バス１１３から出力さ
れるＫの値とデータ用メモリからテーブル参照方式で２
−Ｋ／２の値を得る。
れるＫの値とデータ用メモリからテーブル参照方式で２
−Ｋ／２の値を得る。
【００５１】ステップ４ ｚの値からｆ（ｚ）を計算
する。
する。
【００５２】ステップ５ ステップ３とステップ４の
結果から２−Ｋ／２・ｆ（ｚ）を計算し、ルートｘを得
る。
結果から２−Ｋ／２・ｆ（ｚ）を計算し、ルートｘを得
る。
【００５３】ここでステップ３の処理に着目する。ステ
ップ３は以下の処理からなる。
ップ３は以下の処理からなる。
【００５４】■アドレス・レジスタ１１４にｓｑｒｔｔ
ｂｌのアドレスを転送する。
ｂｌのアドレスを転送する。
【００５５】既にステップ２で正規化用シフト量検出回
路１１１で検出された値Ｋは専用バス１１３に出力され
ている。
路１１１で検出された値Ｋは専用バス１１３に出力され
ている。
【００５６】■アドレス・レジスタ１１４の値ｓｑｒｔ
ｔｂｌと専用バス１１３の出力値Ｋを加算した値をアド
レス・ポインタとして、データ用メモリ１１２の内容を
レジスタ１０５に転送する。これによりレジスタ１０５
に２−Ｋ／２の値を得る。
ｔｂｌと専用バス１１３の出力値Ｋを加算した値をアド
レス・ポインタとして、データ用メモリ１１２の内容を
レジスタ１０５に転送する。これによりレジスタ１０５
に２−Ｋ／２の値を得る。
【００５７】これによるとレジスタ１０５に２−Ｋ／２
の値を得るためには２ステップを要し、従来に比較し処
理時間を１／２に短縮することができる。
の値を得るためには２ステップを要し、従来に比較し処
理時間を１／２に短縮することができる。
【００５８】つまり関数演算に関して、冗長な処理を削
減し処理時間の短縮を図ることができる。
減し処理時間の短縮を図ることができる。
【００５９】さらに図１について説明すると、１０１は
データ・バスでありレジスタ間のデータ転送に使用する
。１０２は固定小数点データの論理演算回路部（ＡＬＵ
）で、単項演算では後述の１０７レジスタの内容を、２
項演算では後述の１０６と１０７レジスタの内容を入力
としてブログラムで指定した演算を行う。１０３はＡＬ
Ｕ１０２における演算結果の状態を保持するフラグ・レ
ジスタである。１０４、１０５はＡＬＵ１０２における
演算結果を保持する演算結果出力用レジスタである。 １０６はＡＬＵ１０２への入力データを保持する入力用
レジスタで、その入力はデータ・バス１０１に出力され
たデータとなる。１０７はＡＬＵ１０２への入力データ
を保持する入力用レジスタで、その入力は演算結果出力
用レジスタ１０４または１０５に保持されているデータ
となる。１０８はバレル・シフタで、入力用レジスタ１
０６または１０７のデータに対し後述１０９で指定され
たシフト量だけ左右シフト処理を行う。１０９はバレル
・シフタ１０８でのシフト量を指定するシフト量設定レ
ジスタでデータ・バス１０１に接続している。１１０は
入力用レジスタ１０６と１０７のどちらに保持されてい
るデータをバレル・シフタ１０８に入力するかを選択す
るマルチプレクサである。１１１は入力用レジスタ１０
７に保持されているデータに対する正規化用シフト量検
出回路であり、この回路で検出されたシフト量だけバレ
ル・シフタ１０８でシフトすることにより正規化処理が
実行される。１１２は各種データ格納用のメモリでデー
タ・バス１０１に接続している。１１４はデータ用メモ
リ１１２のアドレスを指定するアドレス・ポインタであ
る。１１３はデータ用メモリ１１２のアドレスを指定す
る値として正規化用シフト量検出回路１１１で検出した
値を使用するための専用バス１１３である。１１５は１
１３から出力される値と本来のアドレス・ポインタ１１
４の値を加算する加算回路、１１６はデータ用メモリ１
１２のアドレスを１１３、１１４、１１５のいずれの出
力で指定するかを選択するマルチプレクサである。
データ・バスでありレジスタ間のデータ転送に使用する
。１０２は固定小数点データの論理演算回路部（ＡＬＵ
）で、単項演算では後述の１０７レジスタの内容を、２
項演算では後述の１０６と１０７レジスタの内容を入力
としてブログラムで指定した演算を行う。１０３はＡＬ
Ｕ１０２における演算結果の状態を保持するフラグ・レ
ジスタである。１０４、１０５はＡＬＵ１０２における
演算結果を保持する演算結果出力用レジスタである。 １０６はＡＬＵ１０２への入力データを保持する入力用
レジスタで、その入力はデータ・バス１０１に出力され
たデータとなる。１０７はＡＬＵ１０２への入力データ
を保持する入力用レジスタで、その入力は演算結果出力
用レジスタ１０４または１０５に保持されているデータ
となる。１０８はバレル・シフタで、入力用レジスタ１
０６または１０７のデータに対し後述１０９で指定され
たシフト量だけ左右シフト処理を行う。１０９はバレル
・シフタ１０８でのシフト量を指定するシフト量設定レ
ジスタでデータ・バス１０１に接続している。１１０は
入力用レジスタ１０６と１０７のどちらに保持されてい
るデータをバレル・シフタ１０８に入力するかを選択す
るマルチプレクサである。１１１は入力用レジスタ１０
７に保持されているデータに対する正規化用シフト量検
出回路であり、この回路で検出されたシフト量だけバレ
ル・シフタ１０８でシフトすることにより正規化処理が
実行される。１１２は各種データ格納用のメモリでデー
タ・バス１０１に接続している。１１４はデータ用メモ
リ１１２のアドレスを指定するアドレス・ポインタであ
る。１１３はデータ用メモリ１１２のアドレスを指定す
る値として正規化用シフト量検出回路１１１で検出した
値を使用するための専用バス１１３である。１１５は１
１３から出力される値と本来のアドレス・ポインタ１１
４の値を加算する加算回路、１１６はデータ用メモリ１
１２のアドレスを１１３、１１４、１１５のいずれの出
力で指定するかを選択するマルチプレクサである。
【００６０】第４図は固定小数点用演算プロセッサのデ
ータ・フォーマットと数値の範囲を示した図である。 （ａ）は固定小数点用演算プロセッサのデータ・フォー
マットである。（ｂ）は数値の範囲を示している。
ータ・フォーマットと数値の範囲を示した図である。 （ａ）は固定小数点用演算プロセッサのデータ・フォー
マットである。（ｂ）は数値の範囲を示している。
【００６１】
【発明の効果】以上説明したように本発明の固定小数点
用演算プロセッサのアドレス・ポインタは正規化用シフ
ト量検出回路の出力値とデータ用メモリのアドレス・ポ
インタの値の加算回路を具備することにより関数演算に
関して、従来に比較し冗長な処理を削減し処理時間を短
縮することができるという効果がある。
用演算プロセッサのアドレス・ポインタは正規化用シフ
ト量検出回路の出力値とデータ用メモリのアドレス・ポ
インタの値の加算回路を具備することにより関数演算に
関して、従来に比較し冗長な処理を削減し処理時間を短
縮することができるという効果がある。
【図１】本発明実施例のブロック図である。
【図２】メモリマップ図である。
【図３】従来例図である。
【図４】データフォーマット図である。
【図５】従来例のフローチャートである。
【図６】本発明実施例のフローチャートである。
Claims (1)
- 【請求項１】 内部データ・バスと、固定小数点デー
タの論理演算部（ＡＬＵ）と、ＡＬＵへの入力レジスタ
と、ＡＬＵにおける演算結果出力用レジスタと、ＡＬＵ
への入力レジスタに保持されているデータに対するバレ
ル・シフタと、このバレル・シフタにおけるシフト量を
指定するシフト量設定レジスタと、ＡＬＵへの入力レジ
スタに保持されているデータに対する正規化用シフト量
検出回路と、データ用メモリと、データ用メモリのアド
レス・ポインタを有する固定小数点用演算プロセッサに
おいて、正規化用シフト量検出回路の出力値とデータ用
メモリのアドレス・ポインタの値の加算回路を具備した
ことを特徴とするアドレス・ポインタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115163A JP2924281B2 (ja) | 1991-05-21 | 1991-05-21 | アドレス・ポインタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115163A JP2924281B2 (ja) | 1991-05-21 | 1991-05-21 | アドレス・ポインタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343133A true JPH04343133A (ja) | 1992-11-30 |
| JP2924281B2 JP2924281B2 (ja) | 1999-07-26 |
Family
ID=14655899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115163A Expired - Fee Related JP2924281B2 (ja) | 1991-05-21 | 1991-05-21 | アドレス・ポインタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924281B2 (ja) |
-
1991
- 1991-05-21 JP JP3115163A patent/JP2924281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924281B2 (ja) | 1999-07-26 |
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