JP3144859B2 - 算術論理演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理シス
テム、とくにたとえば大量の画像信号データなどをリア
ルタイムで高能率符号化することに適したディジタル信
号処理システムにおける算術論理演算装置に関する。

【０００２】

【従来の技術】近年、画像信号の高能率符号化を意識し
た高速のディジタル信号処理プロセッサが種々研究され
ている。このような画像処理に適したディジタル信号処
理プロセッサとして、たとえばISSCC89(1989)、DIGEST O
F TECHNICAL PAPERS K.Kikuchi,et al.:“A Single Chi
p16 bit25us Realtime Video/Image Signal Processor"
THPM 12.7 第170 〜171 頁、またはS.Nakagawa, et a
l.:“A 50ns Video Signal Processor"THPM12.6第168
〜169 頁に記載されている従来技術がある。

【０００３】前者は、マシンサイクル２５ｎｓ、１６ビ
ット固定小数点演算の画像信号処理プロセッサで、可変
７段パイプライン構造の信号処理ユニット（ＰＵ）を中
心に外部ＣＰＵインタフェース、画像データを蓄積する
外部メモリアドレス生成ユニット、内部データメモリ、
外部ＣＰＵより転送される信号処理の実行命令を蓄積す
る命令メモリ、１６ビット内部データバス、外部メモリ
アドレスおよび各部のタイミングを制御するユニットで
構成されている。

【０００４】図４は、この従来技術におけるパイプライ
ン構造のＰＵのブロックダイヤグラムを示したものであ
る。同図に示されたＰＵは、２本の入力バスよりデータ
を受け取り、これらデータを内部論理回路でデータを処
理し、その結果を出力バスに書き込む信号処理ユニット
である。

【０００５】この内部論理回路は、バレルシフタ、ＡＬ
Ｕ、ＭＰＹ、加算器（ＡＤＤ）、エキスパンダ、最大値
／最小値検出器、正規化シフタにより構成される。ＰＵ
は、パイプライン段数可変の構造で、動きベクトル検出
やパターンマッチングの計算などを実行する。また、単
純演算を行うときには短スループットのパイプライン構
成にできる。

【０００６】後者は、マシンサイクル５０ｎｓ、２４ビ
ット固定小数点演算の画像信号処理用プロセッサであ
る。内部データは、３本のデータバス（Ｘ，Ｙ，Ｚ）お
よびＤＭＡバスの並列構造で、並列処理によるスループ
ット向上を意図している。データバスは演算実行ユニッ
ト（以下ＥＸＵと称す）と内部データメモリおよび外部
インタフェース間のデータを扱い、ＤＭＡバスは内部デ
ータメモリと外部メモリ、外部ＣＰＵとのデータの流れ
にかかわる。

【０００７】図５に従来のＥＸＵのブロックダイヤグラ
ムを示す。ＥＸＵでは、ＡＬＵで差分絶対値演算を実行
し、ＭＰＹでＸバスデータとＹバスデータの乗算、Ｘバ
スデータの２乗、ＡＬＵ演算結果の２乗およびビット操
作、バレルシフト演算を行なっている。

【０００８】

【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、演算回路が固定データ語長で実現され
ており、扱うデータの語長によっては演算精度が過剰に
なり、その都度データの拡張または丸め処理が必要にな
る。

【０００９】すなわち、演算回路の仕様が扱われるデー
タ語長に必らずしも合っていないため、演算精度が過剰
になると、データ拡張および丸めなど余分な処理が必要
になるという欠点があった。また、このような余分な処
理が必要になるため、ＬＳＩ内部のハードウェアが十分
に活用されず、内部資源の有効利用が行われないことに
なる。このため、従来技術における演算回路では、限ら
れた集積規模のＬＳＩに、高度で複雑な機能や多機能性
を実現し、大量のデータ処理能力を持たせることが困難
であった。

【００１０】本発明はこのような従来技術の欠点を解消
し、要求演算精度または扱うデータ語長に応じて、演算
回路の分割・再構成を可能とするとともに、分割された
状態で個々の回路を独立に動作させることができ、分離
した個々の回路を結合して一連のパイプライン処理動作
も実行できる算術論理演算装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段】本発明は上述の課題を解
決するために、入力したデータの演算処理を行う算術論
理演算装置は、データを入力し、これらデータの演算処
理を実行する第１の演算回路と、第１の演算回路で演算
された演算結果を保持する第１のアキュムレータと、デ
ータを入力し、これらデータの演算処理を実行する第２
の演算回路と、第２の演算回路で演算された演算結果を
保持する第２のアキュムレータと、第１の演算回路より
出力される第１のキャリーとデータ入力ポートからの第
２のキャリーを入力し、動作モードに応じて第１のキャ
リーおよび第２のキャリーのいずれかを第２の演算回路
に選択出力するセレクタとを有し、演算処理の内容に応
じて第１の動作モードおよび第２の動作モードの動作モ
ードを有し、第１の動作モードではセレクタにより第２
のキャリーが第２の演算回路に供給され、第２の動作モ
ードではセレクタにより第１のキャリーが第２の演算回
路に供給される。

【００１２】本発明によればまた、入力したデータの演
算処理を行う算術論理演算装置は、データを入力し、こ
れらデータの演算処理を実行する第１の演算回路と、第
１の演算回路で演算された演算結果を保持する第１のア
キュムレータと、データを入力し、これらデータの演算
処理を実行する第２の演算回路と、第２の演算回路で演
算された演算結果を保持する第２のアキュムレータと、
第１の演算回路に接続され、これより出力されるフラグ
を記憶するレジスタと、第１の演算回路、データ入力ポ
ートおよびレジスタに接続され、この第１の演算回路よ
り出力される第１のキャリーと、データ入力ポートから
の第２のキャリーと、レジスタに記憶されたフラグとを
入力し、動作モードに応じてこれらいずれかを第２の演
算回路に選択出力するセレクタとを有し、算術論理演算
装置は演算処理の内容に応じて第１の動作モード、第２
の動作モードおよび第３の動作モードを有し、第１の動
作モードではセレクタにより第２のキャリーが第２の演
算回路に供給され、第２の動作モードではセレクタによ
り前記第１のキャリーが前記第２の演算回路に供給さ
れ、第３の動作モードではレジスタを介してセレクタよ
りフラグが所定のタイミングにて第２の演算回路に供給
される。

【００１３】本発明によればさらに、入力したデータの
演算処理を行う算術論理演算装置は、データを入力し、
これらデータの演算処理を実行する演算回路と、この演
算回路で演算された演算結果を保持するアキュムレータ
と、第１の入力端子に接続され、これより入力したフラ
グを記憶するレジスタと、第１の入力端子、第２の入力
端子および前記レジスタに接続され、動作モードに応じ
てこれらより入力したデータのいずれかを前記演算回路
に選択出力するセレクタとを有する演算ブロックを構成
単位とし、この演算ブロックを複数個縦続接続し、第１
の入力端子が前段の演算ブロックの演算回路に接続され
ることにより、任意の演算ブロックを組み合わせてダイ
ナミックに並列動作やパイプライン処理動作を行う。

【００１４】

【作用】本発明によれば、算術論理演算装置は演算処理
の内容に応じて第１の動作モードおよび第２の動作モー
ドのいずれかのモードにより動作する。第１の動作モー
ドではセレクタにより第２のキャリーが第２の演算回路
に供給されることにより第１の演算回路と第２の演算回
路が独立に動作する。また、第２の演算モードではセレ
クタにより第１のキャリーが第２の演算回路に供給され
ることにより、第１の演算回路と第２の演算回路が結合
されて１つの演算回路として動作する。

【００１５】本発明による算術論理演算装置はまた、演
算処理の内容に応じて第１の動作モード、第２の動作モ
ードおよび第３の動作モードのいずれかのモードにより
動作する。第１の動作モードでは、セレクタにより第２
のキャリーが第２の演算回路に供給されることにより第
１の演算回路と第２の演算回路が独立に動作する。第２
の動作モードでは、セレクタにより前記第１のキャリー
が前記第２の演算回路に供給されることにより、第１の
演算回路と第２の演算回路が結合されて１つの演算回路
として動作する。第３の動作モードでは、レジスタを介
してセレクタよりフラグが所定のタイミングにて第２の
演算回路に供給されることにより、第１の演算回路と第
２の演算回路がパイプライン動作を行う。

【００１６】

【実施例】次に添付図面を参照して本発明による算術論
理演算装置の実施例を詳細に説明する。

【００１７】図１は本発明による算術論理演算装置の第
１の実施例を示す回路構成図である。本実施例における
算術論理演算装置１０は、並列に接続された２個の演算
回路１１，１２、２個のアキュムレータ１３，１４、２
個のデータ入力セレクタ１５，１６、キャリー入力セレ
クタ１７およびデータ入力ポート１８ａ，１８ｂ，１８
ｃ，１８ｋ，１９ａ，１９ｂ、データ出力ポート１８
ｏ，１９ｏから構成される。

【００１８】演算回路１１は、算術演算を行う回路であ
り、データ入力ポート１８ａ，１８ｃ、データ入力セレ
クタ１５、アキュムレータ１１およびデータ出力ポート
１８ｄに接続される。アキュムレータ１３は、演算回路
１１で行った実行結果を記憶する回路であり、データ出
力ポート１８ｏに接続される。データ入力セレクタ１５
はデータ入力ポート１８ｂおよびデータ出力ポート１８
ｏに接続され、これらのデータのいずれかを演算回路１
１に送るスイッチである。

【００１９】演算回路１２は、演算回路１１と同様に算
術演算を行う回路であり、データ入力ポート１９ａ，１
９ｃ、データ入力セレクタ１６、１７およびアキュムレ
ータ１４に接続される。アキュムレータ１４は、演算回
路１２で行った実行結果を記憶する回路であり、データ
出力ポート１９ｏに接続される。データ入力セレクタ１
６は、データ入力ポート１９ｂおよびデータ出力ポート
１８ｏに接続され、これらのデータのいずれかを演算回
路１１に送るスイッチである。データ入力セレクタ１７
は、データ出力ポート１８ｄおよびデータ入力ポート１
８ｋに接続され、後述する動作モードに応じてキャリー
の切替えを行う回路である。

【００２０】算術論理演算装置１０は、演算内容に応じ
て第１の動作モードまたは第２の動作モードにより動作
する。すなわち、第１のモードは演算回路１１と演算回
路１２が独立に動作するモードであり、第２のモードは
演算回路１１と演算回路１２が一体動作するモードであ
る。

【００２１】次に、本実施例における算術論理演算装置
１０の動作を説明する。第１のモードにおいて、演算回
路１１は、入力ポート１８ａと入力ポート１８ｂ（また
は、入力セレクタ１５により出力ポート１８ｏを選択）
よりデータを入力し、算術演算のときにはキャリー入力
ポート１８ｃを用いて演算処理を行う。そして、その実
行結果をアキュムレータ１３に送り、アキュムレータ１
３にて実行結果をラッチする。

【００２２】一方、演算回路１２は、入力ポート１９ａ
と入力ポート１９ｂ（または、入力セレクタ１６により
１９０を選択）よりデータを入力し、セレクタ１７によ
りキャリー入力ポート１８ｋを選択して、実行結果をア
キュムレータ１４にラッチする。このように第１の動作
モードは、各演算回路１１、１２において演算精度が十
分な場合にこれら演算回路を独立して動作させるモード
である。なお、キャリー入力ポート１８ｋからのキャリ
ーは、定数または外部設定された値である。

【００２３】第２のモードでは、演算回路１１はＬＳＢ
側の演算を、また演算回路１２はＭＳＢ側の演算をそれ
ぞれ分担して実行する。第２の動作モードの場合、セレ
クタ１７は、演算回路１１と接続されているキャリー出
力ポート１８ｄを選択し、これより入力したキャリーを
キャリー入力ポート１９ｃを介して演算回路１２に入力
する。これにより、演算回路１１と演算回路１２は１つ
の一体化した演算回路として動作する。

【００２４】演算回路１２のキャリー入力ポート１９ｃ
の選択のしかたを除けば、第２のモードは第１のモード
と同じ動作をする。したがって、第２のモードを使うこ
とによって演算回路１１の演算データ語長に演算回路１
２の語長を加えた拡張精度演算が可能になる。モードの
切り替えは制御部（図示せず）にてプログラマブルにで
きる。

【００２５】図２は本発明による算術論理演算装置の第
２の実施例を示す回路構成図である。この算術論理演算
装置２０は、２個の演算回路２１，２２、２個のアキュ
ムレータ２３，２４、キャリー符号，ゼロ検出等のフラ
グを格納するフラグ格納用レジスタ２５、３個のデータ
入力セレクタ２６，２７，２８、キャリーを含むフラグ
入力セレクタ２９、およびデータ入力ポート３０ａ，３
０ｂ，３０ｃ，３０ｋ，３１ａ，３１ｂ、データ出力ポ
ート３０ｏ，３１ｏから構成され、同図に示すように接
続されている。

【００２６】算術論理演算装置２０はまた、大別して部
分ブロック２０１と２０２に分けることができる。ブロ
ック２０１は、演算回路２１、アキュムレータ２３およ
びデータ入力セレクタ２６より構成される。また、部分
ブロック２０２は、演算回路２２、アキュムレータ２
４、レジスタ２５、データ入力セレクタ２７、２８およ
びフラグ入力セレクタ２９より構成される。

【００２７】算術論理演算装置２０の動作を次に説明す
る。算術論理演算装置２０は演算処理の内容に応じて３
つの動作モードのいずれかにより動作する。第１のモー
ドは演算回路２１と演算回路２２が独立に動作する場合
であり、第２のモードは演算回路２１と演算回路２２が
一体動作する場合である。また、第３のモードは演算回
路２１と演算回路２２が２段のパイプライン動作を行う
場合で、１段目の演算結果にしたがって２段目の演算回
路２２の演算モードを制御できる。

【００２８】第１のモードは、演算回路２１と演算回路
２２が独立・並列に動作するモードである。この場合、
演算回路２２は、フラグ入力セレクタ２９により選択さ
れたキャリー入力ポート３０ｋからのキャリーを入力す
る。また、データ入力の一方としてデータ入力セレクタ
２７により入力ポート３１ａからのデータを、他方のデ
ータ入力として入力ポート３１ｂからのデータとアキュ
ムレータ２４の出力のどちらか一方を選択し、演算を実
行する。そして、演算回路２２はその結果をアキュムレ
ータ２４に書き込む。

【００２９】このとき、キャリー入力としてデータ入力
ポート３０ｋが選択されているため、演算回路２２には
定数または外部設定された値が入力される。演算回路２
１は、キャリー入力ポート３０ｃ、一方の入力としてデ
ータ入力ポート３０ａ、他方の入力としてデータ入力ポ
ート３０ｂとアキュムレータ２３の出力のどちらかを入
力セレクタ２６により選択し、これらポートより入力し
たデータの実行結果をアキュムレータ２３に書き込む。

【００３０】第２のモードは、演算回路２１によりＬＳ
Ｂ側の演算を、また演算回路２２によりＭＳＢ側の演算
をそれぞれ分担して実行する動作モードである。ＬＳＢ
側の演算結果から発生するキャリーは、セレクタ２９に
よりキャリー出力ポート３０ｄが選択されることによ
り、キャリー入力ポート３１ｃを介してクロック遅延無
しで演算回路２２に出力される。

【００３１】したがって、演算回路２１と２２は、１ク
ロックサイクル内におのおのの演算語長を加え合わせた
拡張精度の演算を行う一体化した演算回路２０として動
作する。個々の回路動作について、演算回路２１は一方
のデータ入力３０ａと、他方の入力としてデータ入力３
０ｂとアキュムレータ２３の出力のどちらか一方をセレ
クタ２６により選択し、その実行結果をアキュムレータ
２３に書き込む。

【００３２】また、演算回路２２は、キャリー入力とし
てセレクタ２９が演算回路２１のキャリー出力３０ｄを
選択し、一方のデータ入力としてセレクタ２７によりデ
ータ入力ポート３１ａを選択し、他方の入力としてデー
タ入力ポート３１ｂとアキュムレータ２４の出力のどち
らか一方をセレクタ２８により選択する。そして演算回
路２２は実行した演算結果をアキュムレータ２４に書き
込む。拡張精度の演算結果のＬＳＢ側はアキュムレータ
２３に、ＭＳＢ側はアキュムレータ２４にそれぞれ書き
込まれる。

【００３３】第３のモードは、前述した部分ブロック２
０１と部分ブロック２０２が２段のパイプライン構造を
形成し、パイプライン動作を実行する動作モードであ
る。第３のモードでは、部分ブロック２０１は第２のモ
ードにおける演算回路２１を中心としたＬＳＢ側の演算
部と同様の動作を行う。演算結果から発生するキャリー
出力およびその他のフラグは出力ポート３０ｄによりフ
ラグレジスタ２５に転送される。

【００３４】そして、部分ブロック２０２では、引き続
くクロックサイクルで、セレクタ２９によりフラグレジ
スタ２５の出力を選択してフラグ入力ポート３１ｃとし
て演算回路２２に送られる。演算回路２２はまた、一方
のデータ入力としてセレクタ２７によりアキュムレータ
２３の出力が選択され、他方のデータ入力としてセレク
タ２８によりデータ入力３１ｂまたはアキュムレータ２
４の出力が選択される。演算回路２２は、これにより得
た実行結果をアキュムレータ２４に書き込む。なお、フ
ラグレジスタ２５の内容によって部分ブロック２０２の
演算モードを決めるようにすることもできる。この場合
には制御部（図示せず）が例えば演算回路２２内に必要
となる。

【００３５】図３は、本発明による算術論理演算装置の
第３の実施例を示す単位ブロック図およびその接続構成
図である。すなわち、図３（ａ）には算術論理演算装置
の基本単位となる演算回路ブロックが示されている。ま
た、図３（ｂ）には複数の演算回路ブロック４０を３段
以上縦続接続した算術論理演算装置５０の形成例が図示
されている。

【００３６】演算回路ブロック４０は、演算回路４１、
アキュムレータ４２、キャリー，符号，ゼロ検出等を含
むフラグレジスタ４３、セレクタ４４，４５，４６およ
びデータ入力ポート４７ａ，４７ｂ，４７ｃ、フラグ入
力ポート４７ｄ，データ出力ポート４７ｏ，フラグ出力
ポート４７ｅから成る。

【００３７】演算回路ブロック４０において、その動作
内容は図２の部分ブロック２０２と基本的に同じであ
る。演算回路ブロック４０を縦続接続する場合、前段と
後段のフラグ授受のために前段のフラグ出力ポート４７
ｅと後段のフラグ入力ポート４７ｄを接続する。また、
パイプライン動作を可能とするために、前段のデータ出
力ポート４７ｏからのデータを後段のデータ入力ポート
４７ｃに供給し、これらを縦続接続される演算回路ブロ
ック４０同志で受け渡しする。

【００３８】第３の実施例ではNO.1からNO.nの演算回路
ブロック４０を縦続接続し、各々に対するモード指定を
制御信号４８で行う。これにより、ｎ＝３とした場合、
例えばNO.1とNO.2＋NO.3の組み合せによる２段パイプラ
インまたは、NO.1＋NO.2とNO.3の２段パイプライン動作
といった使い分けができる。

【００３９】このように本実施例によれば、演算回路ブ
ロックを複数縦続接続することにより算術論理演算装置
を形成し、複数の演算回路ブロックに分離・分割するこ
とができる。このため、この装置で処理可能な演算語長
より短い演算語長を処理する場合、分離・分割された演
算ブロックにより演算処理を実行できる。

【００４０】演算処理を実行する際、それぞれの演算回
路ブロックは、各ブロック間の接続を各演算回路ブロッ
クの有するキャリー入力、キャリー出力ポートを介して
おこなう。また、演算回路ブロック間のキャリー信号の
授受は、その動作モードに応じて前段の演算回路ブロッ
クのキャリー出力を直接同クロックサイクル内に次段の
演算回路ブロックのキャリー入力に送るか、またはレジ
スタを経由して１クロックサイクル遅らせて送る。

【００４１】前段演算回路ブロックからはキャリー出力
を送らないで次段演算回路ブロックは別途命令または制
御信号によって決まるキャリーを入力する機能を有す
る。演算回路ブロック間の接続の組み合せをプログラム
命令または制御信号により設定することで、ダイナミッ
クに並列動作やパイプライン処理動作を実行できる。

【００４２】なお、本実施例における算術論理演算装置
は、画像信号の高能率符号化を行う高速ディジタル信号
処理プロセッサなどに適するが、その用途はとくにこれ
に限定されるものではない。

【００４３】

【発明の効果】このように本発明の算術論理演算装置に
よれば、演算回路を可変長データ語長の構造にして扱う
データ語長に対応して演算回路を分割・再構成できる。
また、データ語長または要求演算精度に合せてプログラ
ム命令でリアルタイムに演算回路構成を変えることがで
きる。

【００４４】さらに、演算回路が分割された状態で個々
の回路は独立に動作することができる系構成とした。こ
のため、個々の演算回路を適宜組み合せて、パイプライ
ン処理動作から長いデータ語長に対応した演算回路の一
体動作まで可能になる。したがって、本発明によればＬ
ＳＩハード資源回路使用効率が一層高められる。

【図面の簡単な説明】

【図１】本発明による算術論理演算装置の第１の実施例
を示す機能ブロック図、

【図２】本発明による算術論理演算装置の第２の実施例
を示す機能ブロック図、

【図３】本発明による算術論理演算装置の第３の実施例
として、（ａ）は基本単位となる演算回路ブロック図、
（ｂ）は（ａ）に示した演算回路ブロックを複数縦続接
続した場合の接続例を示す系構成図、

【図４】従来技術におけるディジタル信号処理プロセッ
サ、

【図５】従来技術におけるディジタル信号処理プロセッ
サである。

【符号の説明】

１０、２０、４０、５０ 算術論理演算装置 １１、１２、２１、２２、４１ 演算回路 １３、１４、２３、２４、４２ アキュムレータ １５、１６、１７、２６、２７ ２８、２９、４４、４５、４６ セレクタ ２５、４３ レジスタ

フロントページの続き (72)発明者 山崎 真人 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭62−284435（ＪＰ，Ａ) 特開 昭62−150466（ＪＰ，Ａ) 特開 昭62−221725（ＪＰ，Ａ) 特開 昭56−99544（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 G06F 9/30 - 9/42

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力したデータの演算処理を行う算術論
   理演算装置において、 第１のデータ及び第２のデータが入力され、前記第１の
   データと前記第２のデータとの演算を行い、その演算結
   果並びに演算に伴って発生する第１の信号を出力する第
   １の演算回路と、 前記第１の演算回路の演算結果を保持する第１の記憶保
   持回路と、 第３のデータ、第４のデータ、並びにキャリー信号がそ
   れぞれ入力され、該キャリー信号を考慮した、前記第３
   のデータ及び前記第４のデータとの演算を行う第２の演
   算回路と、 前記第２の演算回路の演算結果を保持する第２の記憶保
   持回路と、 前記第１の信号を入力し、前記第１の信号を一時保持す
   るとともに、保持された該第１の信号を第２の信号とし
   て出力する第３の記憶保持回路と、 前記第１の信号と、前記第２の信号と、任意の情報を有
   する第３の信号とが入力され、いずれか１つの信号を選
   択して前記キャリー信号として前記第２の演算回路に出
   力する選択回路とからなり、 前記選択回路にて前記第３の信号が選択され、前記第１
   の演算回路と前記第２の演算回路とがそれぞれ独立した
   演算を行う第１の動作モードと、 前記選択回路にて前記第１の信号が選択され、前記第１
   の演算回路と前記第２の演算回路とが一体化されて並列
   動作して１つの演算を行う第２の動作モードと、 前記選択回路にて前記第２の信号が選択されるとともに
   前記第１の記憶保持回路の出力を前記第３のデータとし
   て前記第２の演算回路に入力し、前記第１の演算回路と
   前記第２の演算回路とが連続的に演算処理を実行して１
   つの演算を行う第３の動作モードとを有することを特徴
   とする算術論理演算装置。
2. 【請求項２】 入力したデータの演算処理を行う算術論
   理演算装置において、複数の演算ブロックを有し、該演算ブロックの各々は、 第１のデータ、第２のデータ、並びにキャリー信号がそ
   れぞれ入力され、該キ ャリー信号を考慮した、前記第１
   のデータと前記第２のデータとの演算を行い、その演算
   結果並びに演算に伴って発生する第１の信号を出力する
   演算回路と、 前記演算回路の演算結果を保持する第１の記憶保持回路
   と、前段の演算ブロックから出力される前記 第１の信号に相
   当する信号が入力され、該第１の信号に相当する信号を
   一時保持するとともに、保持された信号を第２の信号と
   して出力する第２の記憶保持回路と、 前記前段の演算ブロックから出力される前記第１の信号
   に相当する信号と、前記第２の信号と、任意の情報を有
   する第３の信号とが入力され、いずれか１つの信号を選
   択し、前記キャリー信号として出力する選択回路とから
   構成され、 前記複数の演算ブロックは、 前段の前記演算ブロックの
   前記演算回路より出力される前記第１の信号が後段の前
   記演算ブロックの前記演算回路の前記選択回路に入力さ
   れるように複数段に縦続接続されてなり、 前記後段の前記演算ブロックの前記選択回路にて前記第
   ３の信号が選択されることにより、前記前段の前記演算
   回路と前記後段の前記演算回路とがそれぞれ独立した演
   算を行う第１の動作モードと、 前記後段の前記演算ブロックの前記選択回路にて前記第
   １の信号が選択されることにより、前記前段の前記演算
   回路と前記後段の前記演算回路とが一体化されて並列動
   作して１つの演算を行う第２の動作モードと、 前記後段の前記演算ブロックの前記選択回路にて前記第
   ２の信号が選択されるとともに前記前段の前記演算ブロ
   ックの前記第１の記憶保持回路の出力を前記第１のデー
   タとして前記後段の前記演算回路に入力し、前記前段の
   前記演算回路と前記後段の前記演算回路とが連続的に演
   算処理を実行して１つの演算を行う第３の動作モードと
   を有することを特徴とする算術論理演算装置。
3. 【請求項３】 前記第１〜前記第３の動作モードのいず
   れかに設定するための制御信号は、前記複数の演算ブロ
   ック各々に入力されることを特徴とする請求項２記載の
   算術論理演算装置。