JPH0916398A - 情報処理装置 - Google Patents

情報処理装置

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JPH0916398A
JPH0916398A JP7163676A JP16367695A JPH0916398A JP H0916398 A JPH0916398 A JP H0916398A JP 7163676 A JP7163676 A JP 7163676A JP 16367695 A JP16367695 A JP 16367695A JP H0916398 A JPH0916398 A JP H0916398A
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誠治 子井野
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幹生 高杉
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Atsushi Kunimatsu
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Abstract

(57)【要約】 【目的】 ハード量を極力抑え、複数のデータのアドレ
スを生成し、複数のデータの読み出し／書き込みを可能
とすることができる情報処理装置を提供する。 【構成】 命令入力部１０３で入力された命令コード
が、命令デコード部１０５にてデコードされ、オペラン
ド及び制御信号が生成される。前記制御信号により命令
分割制御部１０９が分割制御信号出力し、オペランド選
択部１０７が前記分割制御信号により、前記命令デコー
ド部１０５より入力したオペランドを所定のビット幅で
出力する。前記オペランドを前記分割制御信号により演
算部１１１が所定のビット幅に分割して演算を行い、演
算されたアドレスを入力し、このアドレス、及び前記分
割制御信号を出力し、前記メモリから得られたデータを
メモリアクセス制御部が演算結果保持部１１３へ出力す
るようにしてある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に、複数のデータの同時読み出し／書き込み（複数オペ
ランドロード／ストア）を可能とする情報処理装置に関
する。
【０００２】
【従来の技術】従来から情報処理装置においては、命令
の取出しと実行をステージに分割し、ステージレベルで
先行制御を行い、命令実行時間を短縮する技法であるパ
イプライン方式を用いたものが知られている。図１１は
このパイプライン方式を用いた情報処理装置（以下の説
明の便宜上、図１１の装置を情報処理装置（ａ）と記
す）のブロック図を示している。この情報処理装置
（ａ）は命令レジスタ（ＩＲ）３と、ＩＲ３中のデータ
を入力とし各種制御信号を生成するデコーダ（ＤＥＣ）
５と、ＩＲ３中のデータの中のディスプレースメントデ
ータを符号拡張する符号拡張器（ＥＸＴ）７と、汎用レ
ジスタ（ＧＲ）９と、ＧＲ９中のデータからＥＸＴ７の
出力データのどちらかを選択するセレクタ（ＳＥＬ）１
１と、演算器（ＡＬＵ）１５と、ＡＬＵ１５で生成され
たアドレスデータをラッチするメモリアドレスレジスタ
（ＭＡＲ）２３と、メモリ（図示せず）より読み出され
たデータをラッチするメモリデータレジスタ（ＭＤＲ）
２７と、ＡＬＵ１５で計算されたアドレスをメモリ（図
示せず）へ転送するためのアドレスバス（ＡＢＵＳ）２
９と、メモリから出力された所望のデータを入力するた
めのデータバス（ＤＢＵＳ）３１とを備えている。ま
た、ＤＥＣ５から生成される制御信号は、ＧＲ９の制御
信号（ＧＲＣ）、ＳＥＬ１１の制御信号（ＳＥＬＣ）、
及び、ＡＬＵ１５の制御信号（ＡＬＵＣ）とからなるも
のとする（図中は各制御信号を転送する信号線を簡略化
のため１本のみ記載してある）。
【０００３】次に、以上のような情報処理装置のオペラ
ンドロード動作についてパイプラインの各ステージ毎に
説明する。まず、ＩＦ（命令フェッチ）ステージにおい
て、命令バスにのっている命令コードをＩＲ３でラッチ
する。次のＩＤ（命令デコード）ステージにおいては、
ＩＲ３中の命令コードをＤＥＣ５でデコードし、アドレ
ス計算を行なうための各制御信号（ＧＲＣ，ＳＥＬＣ，
ＡＬＵＣ）を出力する。また、ＧＲＣにより選択される
所定のＧＲ９がＡＬＵ１５に入力され、ＳＥＬＣにより
ＥＸＴ７の出力が選択されＡＬＵ１５に入力される。
【０００４】次に、ＥＸ（実行）ステージにおいて、Ａ
ＬＵ１５は、上記２つのデータ（ＧＲ９，ＥＸＴ７の出
力）を入力とし、ＡＬＵＣに基づいてアドレス計算を実
行し、メモリアドレスを作成（演算）する。その後、Ａ
ＬＵ１５から出力されるメモリアドレスをＭＡＲ２３で
ラッチする。その後に続くＭＡ（メモリアクセス）ステ
ージにおいて、メモリアドレスをＡＢＵＳ２９に乗せて
メモリアクセスを行なう。メモリアクセスにより読み出
されたデータがＤＢＵＳ３１にのっているので、上記デ
ータをＭＤＲ２７でラッチする。最後のＷＢ（ライトバ
ック）ステージにおいて、ＭＤＲ２７から出力される上
記データをＧＲ９に書き込む。
【０００５】以上のように、図１１に示した情報処理装
置（ａ）では、１サイクルに１つのデータしか読み出し
／書き込みができないため、複数のデータを読み出す／
書き込むには上記動作を複数回実行しなければならな
い。
【０００６】そこで、１サイクルに２つのデータを読み
出すことが可能な従来の情報処理装置についての発明が
開示されている。この従来の情報処理装置（ｂ）を図１
２に示す。従来の情報処理装置（ａ）と比較しての相違
点は演算器（ＡＬＵ２５ｂ）、演算器（ＡＬＵ２５ｂ）
の入力ラッチ、ＭＡＲ２３ｂ及びＭＤＲ２７ｂ、及び演
算器２つを制御するための制御回路（ＤＥＣに含む）が
付加されている。これらの回路等を付加し、それらを適
当に制御することで、１サイクルに２つのデータを読み
出すことができる。
【０００７】次に、この従来の情報処理装置（ｂ）の動
作であるが、基本的に従来の情報処理装置（ａ）と同じ
である。ＥＸ（実行）ステージにおいて、ＡＬＵ１，Ａ
ＬＵ２でＡＬＵＣに基づいてアドレス計算を実行し、メ
モリアドレスを２つ生成する。その結果、ＭＡ（メモリ
アクセス）ステージにおいて１サイクルに２つのデータ
を読み出すことができるのである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の情報処理装置（ｂ）では、１サイクルに２つのデー
タの読み出し／書き込みは可能であるが、従来の情報処
理装置（ａ）のハードに加えて、２つめのアドレス生成
のためのハード（ＡＬＵ１５ｂ，ＡＬＵ１５ｂの入力ラ
ッチ１３，ＭＡＲ２３ｂ，ＭＤＲ２７ｂ，制御回路）が
必要である。ここで、これらＡＬＵ等のハードウエア量
の増加は相当量になるため、最近の小型化、軽量化のニ
ーズには十分に答えられない。また、これらハードウエ
アの増加は消費電力の増加も招くという問題があった。
【０００９】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、ハード量を極力抑え、
複数のデータのアドレスを生成し、複数のデータの読み
出し／書き込み（複数オペランドロード／ストア）を可
能とすることができる情報処理装置を提供することであ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、第１の本発明の特徴は、命令コードを入力する命令
入力部と、この命令入力部に入力された命令のデコード
を行い、オペランド及び制御信号を生成して出力する命
令デコード部と、この命令デコード部で生成された制御
信号により分割制御信号を出力する命令分割制御部と、
この命令分割制御部が出力する分割制御信号により、少
なくとも前記命令デコード部もしくは演算結果保持部よ
り入力したオペランドを所定のビット幅で出力するオペ
ランド選択部と、このオペランド選択部より入力したオ
ペランドを前記分割制御信号により所定のビット幅に分
割して演算を行い、この演算結果を出力する演算部と、
この演算部で出力されたデータ及びメモリアクセス制御
部から出力されたデータを保持し、前記オペランド選択
部へ出力する演算結果保持部と、前記演算部よりメモリ
へアクセスするアドレスを入力し、このメモリアドレ
ス、及び前記分割制御信号を出力し、前記メモリから得
られたデータを前記演算結果保持部へ出力を行うメモリ
アクセス制御部とを具備することである。
【００１１】ここで、前記メモリアクセス制御部は、前
記演算部の演算結果が１つの場合には、アドレスを複数
に分割して出力し、前記演算結果が２つ以上の場合に
は、その各々にアドレスを出力する複数のアドレス出力
手段と、前記分割制御信号を出力する分割制御信号出力
手段と、前記メモリから得られたデータの入力を行う複
数のデータ入力手段とを具備することが好ましい。
【００１２】また、前記演算部は、前記分割制御信号が
分割命令を示す場合には、少なくとも１つのビットの桁
上げ信号を、前記ビットの１つ上位のビットに伝班させ
ないようにするキャリーライン切断手段を備え、アクセ
スするメモリの複数のアドレスを並列に演算すること
で、複数のアドレスを生成するようにすることが好まし
い。
【００１３】また、前記演算部は、前記オペランド選択
部より入力したオペランドの演算を行い、この演算結果
を出力するアドレス計算手段と、前記分割制御信号が分
割命令を示す場合には、前記アドレス計算手段の少なく
とも１つの所定のビットの桁上げ信号を、前記ビットの
１つ上位のビットに伝班させないようにするキャリーラ
イン切断手段と、前記アドレス計算手段と並列して特定
の演算を行う特定演算実行手段とを備え、前記特定演算
実行手段は脱着可能であることが好ましい。
【００１４】次に、第２の本発明の特徴は、メモリオペ
ランドを持つ情報処理装置において、この情報処理装置
の持つ最大のビット巾の演算を行なう手段と、この演算
結果を所定のビット巾のアドレスバスに出力してメモリ
アクセスを行なう手段と、ビット巾の合計が前記最大の
ビット巾を超えない範囲で、予め定められたビット巾の
演算を各々独立して行ない、所定の数の演算結果を生成
する手段と、生成された前記所定の数の演算結果をアド
レスとして前記アドレスバスに出力すると共に、アドレ
スバス上の値を前記所定の数の独立したビット巾のアド
レスとみなすことを指示する信号を出力する手段と、を
具備し、それぞれのアドレスに対応して予め定められた
データ巾の前記所定の数のデータバスを同時に駆動する
ことにより、同時に前記所定の数のメモリアクセスを行
なうことである。
【００１５】ここで、前記所定の数のアドレスをアドレ
スバスに出力している事を示す信号は、命令デコード結
果から生成するようにすることが好ましい。
【００１６】また、前記予め定められたビット巾で演算
を各々独立して行う際に、各ビット巾に対応する演算器
入力をそれぞれ独立に選択することができるようにする
ことが好ましい。
【００１７】また、前記所定の数のメモリアクセスを同
時に行なう場合に、通常のメモリアクセスで用いるデー
タバスを予め定められたビット巾に前記所定の数で分割
して用いることが好ましい。
【００１８】次に、第３の発明の特徴は、命令コードを
入力する命令入力部、この命令入力部に入力された命令
のデコードを行い、オペランド及び制御信号を生成して
出力する命令デコード部、この命令デコード部で生成さ
れた制御信号により分割制御信号を出力する命令分割制
御部、前記命令分割制御部が出力する分割制御信号によ
り、前記命令デコード部もしくは演算結果保持部より入
力したオペランドを所定のビット幅で出力するオペラン
ド選択部、このオペランド選択部より入力したオペラン
ドを前記分割制御信号により所定のビット幅に分割して
演算を行い、この演算結果を出力する演算部、この演算
部で出力されたデータ及びメモリアクセス制御部から出
力されたデータを保持し、前記オペランド選択部へ出力
する演算結果保持部、並びに、前記演算部の演算結果が
１つの場合には、アドレスを複数に分割して出力し、前
記演算結果が２つ以上の場合には、その各々にアドレス
を出力する複数のアドレス出力手段、前記分割制御信号
を出力する分割制御信号出力手段、メモリ部から得られ
たのデータの入力を行う複数のデータ入力手段を備え、
前記メモリ部から得られたデータを前記演算結果保持部
へ出力を行うメモリアクセス制御部を備えた情報処理部
と、前記複数のアドレス出力手段のうち一のアドレス出
力手段以外のアドレス出力手段である他のアドレス出力
手段からのアドレス、及び、前記分割制御信号を入力
し、この分割制御信号により前記他のアドレス出力手段
からのアドレスを切り替えて出力するバス制御ユニット
部と、前記複数のアドレス出力手段のうち少なくとも前
記一のアドレス出力手段からのアドレスを入力し、前記
バス制御ユニット部からアドレスの入力があった場合に
は前記一のアドレス出力手段からのアドレスと前記バス
制御ユニット部からのアドレスとを連結したアドレスに
格納されたデータを分割してそれぞれ前記複数のデータ
入力手段のうち一のデータ入力手段及び一のデータ入力
手段以外の他のデータ入力手段へ出力する第１の記憶領
域、及び、前記他のアドレス出力手段からのアドレス、
及び、前記分割制御信号を入力し、この分割制御信号に
より前記アドレスに格納されたデータを前記他のデータ
入力手段へ出力する１以上の第２の記憶領域を備えたメ
モリ部と、を具備することである。
【００１９】
【作用】上記第１の発明の構成によれば、演算器を複数
に分割することにより、データのアドレスを複数個生成
し、また、複数のアドレスを出力していることを表す制
御信号も生成する。制御信号及び複数のアドレスをメモ
リに対して出力することにより、複数オペランドロード
／ストアを可能とすることができるのである。
【００２０】また、メモリアクセス制御部は、演算部の
演算結果が１つの場合には、アドレスを複数に分割して
出力し、前記演算結果が２つ以上の場合には、その各々
にアドレスを出力するようにし、また、メモリから得ら
れたデータの入力を複数で行うようにしているので、演
算部を分割する場合とそうでない場合でアドレスやデー
タの転送するバスを共有することができるのである。
【００２１】また、演算部に、前記ビットの１つ上位の
ビットに伝班させないようにするキャリーライン切断手
段を設けることで、演算器を分割する命令と、分割しな
い命令とを混合させることができるのである。
【００２２】また、演算部の特定の演算を行う特定演算
実行手段は脱着可能であることにより、積和演算等の特
定演算を必要に応じて対応することができ、さらに、特
定演算実行手段を交換することで、将来のアップグレー
ド等も容易にすることができるのである。
【００２３】また、第２の発明の構成によれば、ビット
巾の合計がこの情報処理装置の持つ最大のビット巾を超
えない範囲で、予め定められたビット巾の演算を各々独
立して行ない、所定の数の演算結果を生成する手段を有
しているので、ハード量を極力抑え、複数のデータのア
ドレスを生成し、複数のデータの読み出し／書き込み
（複数オペランドロード／ストア）を可能とすることが
できるのである。
【００２４】ここで、前記所定の数のアドレスをアドレ
スバスに出力している事を示す信号は、命令デコード結
果から生成するようにすることで、ユーザはハードウエ
アを意識することなく命令を記述することができる。こ
れにより、ソフトウエアの開発効率を向上させることが
できるのである。
【００２５】また、前記予め定められたビット巾で演算
を各々独立して行う際に、各ビット巾に対応する演算器
入力をそれぞれ独立に選択することができるようにする
ことにより、独立したアドレス計算が可能となるのであ
る。
【００２６】また、前記所定の数のメモリアクセスを同
時に行なう場合に、通常のメモリアクセスで用いるデー
タバスを予め定められたビット巾に前記所定の数で分割
して用いることにより、ハードウエアの増加を抑えて、
複数のデータのアドレスを生成し、複数のデータの読み
出し／書き込み（複数オペランドロード／ストア）を可
能とすることができるのである。
【００２７】さらに、第３の発明の構成によれば、前記
バス制御ユニット部からアドレスの入力があった場合に
は前記一のアドレス出力手段からのアドレスと前記バス
制御ユニット部からのアドレスとを連結したアドレスに
格納されたデータを分割してそれぞれ前記複数のデータ
入力手段のうち一のデータ入力手段及び一のデータ入力
手段以外の他のデータ入力手段へ出力する第１の記憶領
域、及び、前記他のアドレス出力手段からのアドレス、
及び、前記分割制御信号を入力し、この分割制御信号に
より前記アドレスに格納されたデータを前記他のデータ
入力手段へ出力する１以上の第２の記憶領域を備えたメ
モリ部を設けるようにすることで、ハード量を極力抑
え、複数のデータのアドレスを生成し、複数のデータの
読み出し／書き込み（複数オペランドロード／ストア）
を可能とすることができる。また、前記一のアドレス出
力手段からのアドレスと前記バス制御ユニット部からの
アドレスとを連結したアドレスに格納されたデータを分
割してそれぞれ前記複数のデータ入力手段のうち一のデ
ータ入力手段及び一のデータ入力手段以外の他のデータ
入力手段へ出力するようにすることで、データバスを共
用することができるのである。
【００２８】
【実施例】以下に本発明に係る情報処理装置について図
面を参照しながら詳細に説明する。
【００２９】以下の実施例では、下記に示すような特徴
を持った情報処理装置についての説明を行う。ここで、
基本的にはこの情報処理装置は下記のように５段（５ス
テージ）パイプラインの構成を有し、一般的なＲＩＳＣ
プロセッサにて用いられるパイプライン構成である。
【００３０】ＩＦステージ：命令をメモリからフェッチ
してＩＲにセットする命令を入力するステージである ＩＤステージ：ＩＲ上の命令をデコードする。レジスタ
番号、ディスプレースメント（disp）等を生成するステ
ージである ＥＸステージ：演算を実行する。又はメモリアクセスの
アドレスを生成するステージである ＭＡステージ：メモリアクセスを行なうステージである ＷＢステージ：レジスタへのデータの書き込みを行なう
ステージである 次に、本発明に係る情報処理装置のブロック図を図１に
示す。この情報処理装置１０１は、命令コードを入力す
る命令入力部１０３と、命令入力部１０３に入力された
命令のデコードを行い、オペランド及び制御信号を生成
して出力する命令デコード部１０５と、命令デコード部
１０５で生成された分割制御信号により命令分割信号を
出力する命令分割制御部１０７と、命令分割制御部が出
力する命令分割信号により、命令デコード部１０５もし
くは演算結果保持部１１３より入力したオペランドを所
定のビット幅で出力するオペランド選択部１０７と、オ
ペランド選択部１０７より入力したオペランドを命令分
割信号により所定のビット幅に分割して演算を行い、こ
の演算結果を出力する演算部１１１と、演算部１１１で
出力されたデータ及びメモリアクセス制御部１１５から
出力されたデータを保持し、オペランド選択部１０７へ
出力する演算結果保持部１１３と、演算部１１１よりメ
モリへアクセスするアドレスを入力し、このメモリアド
レス、及び命令分割信号を出力し、メモリから得られた
データを前記演算結果保持部１１３へ出力を行うメモリ
アクセス制御部１１５とを具備している。
【００３１】次に、本発明に係る情報処理装置の動作に
ついて説明する。まず、ＩＦ（命令フェッチブロック）
で複数オペランドロードを実行させる命令をフェッチ
し、その命令が命令入力部１０３に入力され、この命令
入力部１０３内に備えられたレジスタ等に入力される。
この入力された命令は命令デコード部１０５にて命令の
デコードがされ、このデコートにより命令分割制御部１
０９では、分割制御信号を生成して各部に出力する。こ
こで、この分割制御信号は、分割／非分割のみを示す命
令であってもよいし、この信号を出力する各部の制御を
伴った信号、すなわち、各部に出力する信号は異なった
性質を持つものであっても良い。この分割制御信号はオ
ペランド選択部１０７、演算部１０９、及びメモリアク
セス制御部１１５にそれぞれ入力される。オペランド選
択部１０７では、命令デコード部１０５にてデコードさ
れたオペランドや演算結果保持部１１３にて保持された
オペランドのうち、演算部１１１にて演算を行う所望の
オペランドを選択して演算部１１１へ出力する。ここ
で、本実施例では、オペランド選択部１０７に入力され
るオペランドは命令デコード部１０５にてデコードされ
たものや演算結果保持部１１３にて保持されたものを用
いているが、これに限られるものではない。例えば、メ
モリアクセス制御部からのデータ（オペランド）を直接
入力してもよいし、その他の各部から出力されるオペラ
ンドを入力してもよい。
【００３２】次に、演算部１１１では、オペランド選択
部１０７で選択されたオペランド及びオペランド選択部
１０７で選択された命令中のディスプレースメント等を
入力として複数のアドレスを生成（演算）する。演算部
１１１から出力される複数のアドレスはメモリアクセス
制御部１１５に入力され、このメモリアクセス制御部１
１５に備えられたＭＡＲ（メモリアドレスレジスタ）で
ラッチして、アドレスバスに出力する。
【００３３】以下、本発明に係る実施例１及び２におい
ては、３２ビットのＡＬＵを２分割して、１６ビットア
ドレス２つを１度に計算する実施例についての説明を行
う。主としてアドレス計算を行うコアプロセッサに関す
る実施例について説明する。
【００３４】実施例１ 図２に本実施例に係る情報処理装置のブロック図を示
す。本実施例では、主としてアドレス計算を行うコアプ
ロセッサについて説明する。この情報処理装置１は命令
コードを入力する命令レジスタ（ＩＲ）２０３と、ＩＲ
２０３中のデータを入力とし各種制御信号を生成するデ
コーダ（ＤＥＣ）２０５と、ＩＲ２０３中のデータの中
のディスプレースメントデータを符号拡張する符号拡張
器（ＥＸＴ）２０７と、汎用レジスタ（ＧＲ）２０９
と、ＧＲ２０９中のデータからＥＸＴ２０７の出力デー
タのどちらかを選択する２つのセレクタ（ＳＥＬ）２１
１ａ，２１１ｂと、演算器（ＡＬＵ）２１５と、ＡＬＵ
２１５で生成されたアドレスデータをラッチするメモリ
アドレスレジスタ（ＭＡＲ）２２３と、メモリ（図示せ
ず）より読み出されたデータをラッチするメモリデータ
レジスタ（ＭＤＲ）２２７と、アドレスバス（ＡＢＵ
Ｓ）２２９と、データバス（ＤＢＵＳ）２３１とを備え
ている。なお、データバス上の複数のデータを直接積和
演算器（以下ＭＡＣと記す）やＡＬＵの入力とするよう
にしてもよい。
【００３５】本実施例においては特定の命令（積和演
算）において２つのメモリアクセスを同時に行うことが
できるように、乗算器２１７を用いてＥＸステージで乗
算を行い、加算器２１９及びアキムレ−タ２２１を用い
て、ＭＡステージで加算を行なうようにしてある。ま
た、ＩＦ２０１は次にフェッチする命令のアドレスを保
持するものであり、一般的にはプログラムカウンタと呼
ばれるものである。また、ＰＣＩＤ，ＰＣＥＸ，ＰＣＭ
Ａを設けてあり、各ステージで実行されている命令を把
握するために実行されている命令のアドレスを保持する
ようにしてある。
【００３６】ここで、必要なメモリをオンチップ化でき
る場合にも、そうでない場合にも対応できるように、キ
ャッシュはコア外に接続ができるようにしてもよい。ま
た、性能の確保、キャッシュ実装の容易性、消費電力の
低減を狙ってオンチップの命令バスとオペランドバスを
分離するようにしてもよい。
【００３７】次に、本実施例におけるアドレスの発生方
法について図３を用いて説明する。図３は図２から説明
に必要な構成を抜き出したものであり、図２におけるＡ
ＬＵ２１５は、上位演算ＡＬＵ３１３ｂと、下位演算Ａ
ＬＵ３１３ａと、ＡＬＵ３１３ａの桁上げ信号（以下キ
ャリーと記す）切断手段３１５とを備えるものである。
ここで、通常命令ではＡＬＵの上位１６ビットと下位１
６ビットの間のキャリーが接続されており、ＡＬＵ２１
５は３２ビットの加算を行なう。ＧＲ３０９と１６ビッ
トのdispを符号拡張したものを加算してＭＡＲ３１９に
セットし、それをアドレスバス（図中はADDRESS と記し
てある）に出力する。対応するデータはバスサイクル終
了時にＭＤＲ３２１にセットされる。
【００３８】後述するＭＬＤやＭＡＣ等の積和演算時は
ＡＬＵの上位１６ビットと下位１６ビットの間のキャリ
ーはキャリー切断手段３１５により切断されて、ＡＬＵ
は上位１６ビット、下位１６ビットの演算を独立に行な
う。ＧＲ３０９の上位１６ビットにデータサイズ（１，
２，４のどれか）、下位１６ビットにdisp（１６ビッ
ト）を加算する。キャリーの切断は、命令のデコード結
果がＭＬＤやＭＡＣ等の積和演算命令であることを示し
ている場合に行なわれる。
【００３９】２つの１６ビットアドレスは、ＭＡＲ３１
９にセットされ、それぞれアドレスバスの上位と下位に
出力される。それぞれに対応するデータはデータバスの
上位１６ビット、下位１６ビットから、ＭＤＲ３２１に
セットされる。
【００４０】一方、積和演算によるメモリアクセスを実
行中には、アドレスバス上の値を、上下１６ビットずつ
の別個のアドレスとして処理するように指示する分割制
御信号信号（１６bitADRS ）を発生する。この信号は命
令のＯＰコードから生成され、積和演算命令がＭＡステ
ージにある時に他のバス制御信号（ＡＳ，ＲＷ等）と共
に発生される。
【００４１】この構成により、積和演算で用いるデータ
領域があまり大きくない場合には、演算器のキャリーを
切断するためのセレクタ（実際にはＮＡＮＤゲート）
と、バスサイクルと同期して分割制御信号（１６bitADR
S ）を出力するための論理回路と、ＡＬＵ入力のセレク
タ構成の変更というハードウエアの増加で２つのバスサ
イクルを同時に実行し、１クロック１回の積和演算を実
行することができる。従って、簡易、かつ、わずかなハ
ードウエアの増加で複数オペランドロード／ストアを実
行することができる。
【００４２】基本的な積和演算命令は次のようになる。
１６ビットのdispを持った３２ビット長の命令フォーマ
ットを用いる。
【００４３】ＭＬＤ：reg1，reg2，disp reg1は、メモリアクセスのポインタ reg2は、データのロードレジスタ dispはreg1の下位と加算する この命令の各ステージでの動作は以下の通りである。 ＥＸステージ：２つのアドレスを生成する ＭＡステージ：メモリアクセスを行なう ＷＢステージ：reg2で指定されるレジスタへデータをロ
ードする ：更新されたアドレスをreg1に書き戻す ＭＡＣ１：reg1，reg2，disp reg1は、メモリアクセスのポインタ reg2は、データのロード、読み出しするレジスタ dispはreg1の下位と加算する ＥＸステージ：２つのアドレスを生成 ：reg2で指定されるＧＲの上位と下位を乗算 ＭＡステージ：メモリアクセスを行なう ：ＰＲＤ（乗算結果）とＡＣＣ（アキュムレータ）の加
算 ＷＢステージ：reg2で指定されるレジスタへデータをロ
ード ：更新されたアドレスをreg1に書き戻す ＭＡＣ２：reg1，reg2 reg1は、Acc の値をストアするレジスタ reg2は、読み出しするレジスタ ＥＸステージ：reg2で指定されるＧＲの上位と下位を乗
算 ＭＡステージ：ＰＲＤ（乗算結果）とＡＣＣ（アキュム
レータ）の加算 ＭＡＣ１の積和演算のみを行なう。
【００４４】上記の命令を用いて図５に示すプログラム
について本実施例に係る情報処理装置により実行してみ
る。ここでは図５に示すプログラムを実行した場合につ
いて説明する。この図５に示すプログラムは図６左側に
示すような命令コードに変換される。この変換には、所
定の場合に上述した命令に変換を行う機能を有するコン
パイラを用いる。図６は２回のＭＬＤ演算と３回のＭＡ
Ｃ演算を行ない、結果をＧＲに書き込む場合のパイプラ
イン実行例を示した。
【００４５】図６に示す通り、最初のＭＬＤの実行開始
（ＥＸステージ）から、レジスタに結果が入るまでの時
間（後続命令で読み出せるまでの時間）は、７クロック
である。
【００４６】ここで、比較例として、従来の情報処理装
置が図５に示したプログラムを実行した場合を図１３に
示した。図１３に示す通り、最初のＬＤの実行開始（Ｅ
Ｘステージ）から、レジスタに結果が入るまでの時間
（後続命令で読み出せるまでの時間）は、１１クロック
を要する。
【００４７】また、図１１に示した従来の情報処理装置
（ａ）と本実施例の情報処理装置にて１０次のＦＩＲフ
ィルタ演算（積和演算１０回）を実行させる。積和演算
１０回を実行するのに、従来の情報処理装置（ａ）では
３２クロック（アキュムレータの初期化及びレジスタへ
のストアの２クロックを含む）必要であるが、本実施例
に係る情報処理装置では１３クロック（アキュムレータ
の初期化及びＭＬＤ命令２クロックの計３クロックを含
む）でよい。従って、従来の情報処理装置（ａ）に比べ
て性能は約３倍となる。また、図１２に示した従来の情
報処理装置（ｂ）と本発明の情報処理装置では、いずれ
も複数オペランドロード／ストアは実行可能であるが、
ハードウエア量は、本実施例に係る情報処理装置では、
演算器、演算器の入力ラッチ、ＭＡＲ、ＭＤＲ、及びそ
の制御回路等が不要であるため、小型化、低消費電力化
が図れることができる。このように本実施例に係る情報
処理装置では、ハードウエアの増加を最小限に抑えて、
複数オペランドロード／ストアを高速に実行することが
できる。
【００４８】実施例２ 図４に本実施例に係る情報処理装置のブロック図を示
す。本実施例は実施例１と同様に特定の命令（積和演
算）において２つのメモリアクセスを同時に行なう。こ
こで、本実施例では積和演算器を脱着が可能となるよう
に、積和演算器（ＭＡＣ）はコアプロセッサの外に配置
されている。即ち、コアプロセッサの扱うデータ巾（こ
こでは３２ビット）と、ＭＡＣが扱うデータ巾（ここで
は３２ビット×２）を独立して決めることができる。Ｍ
Ａステージでオペランドフェッチを行なうと共に、ＭＡ
Ｃに対してコマンド（演算の種別）を転送する。ここ
で、アドレス発生の方法は実施例１と同様なので、その
説明は省略する。
【００４９】積和演算を行なう場合、データバス（オペ
ランドバスのＤ部）は６４ビット巾として、ＭＡＣは２
つの３２ビットデータを取り込み、演算を開始する。ま
た、積和演算によるメモリアクセスを実行中には、アド
レスバス上の値を、上下１６ビットずつ別個のアドレス
として処理するように指示する分割制御信号（１６bitA
DRS ）を発生する。この信号は命令のＯＰコードから生
成され、積和演算命令がＭＡステージにある時に他のバ
ス制御信号（ＡＳ，ＲＷ等）と共に発生される。
【００５０】基本的な積和演算命令の動作は次のように
なる。１６ビットのdispを持った３２ビット長の命令フ
ォーマットを考える。
【００５１】ＭＡＣ：reg1，reg2，disp reg1は、メモリアクセスのポインタ reg2は、読み出したデータをロードするレジスタ dispは、reg1の下位と加算する ＥＸステージ：２つのアドレスを生成 ＭＡステージ：メモリアクセスを行なう ：ＭＡＣに対してコマンドを送る ＷＢステージ：コアは、データをreg2にロードする ：ＭＡＣはフェッチしたデータの上位１６ビット、下位
１６ビットの間で乗算を行なう。乗算結果とＡＣＣの加
算を行なう ＷＢステージ以降、コアとＭＡＣの動作は無関係であ
る。ＭＡＣの動作もパイプライン化して、１クロックに
１回のＭＡＣ演算が可能にするその他に次のような命令
が必要である。
【００５２】ＳＴＡＣＣ：Src ，Dest 特殊レジスタをストアする命令、Src （ＡＣＣである）
をDestで指定されるＧＲまたはメモリに書き込む。
【００５３】上記の命令を用いて、３回のＭＡＣ演算を
行ない、結果をＧＲに書き込む場合のパイプライン実行
例を図７に示す。（ただし、ＭＡＣユニットはパイプラ
イン的に動作しており、ＭＡＣ演算における加算ステー
ジをＡＣステージとする。）図７に示す通り、最初のＭ
ＡＣの実行開始（ＥＸステージ）から、結果がレジスタ
に書き込まれるまでの時間は８クロックである。
【００５４】ここで、従来の構成でのパイプライン実行
例を図１４に示す。ＬＤ命令でメモリからレジスタにデ
ータをロードし、ＭＡＣ命令でレジスタ間の積和演算を
行なうものとする。最後の命令は、アキュムレータをレ
ジスタにストアする命令である。
【００５５】最初のＬＤの実行開始（ＥＸステージ）か
ら結果がレジスタに書き込まれるまでの時間は１２クロ
ックである。これは、本発明によれば２つのデータのロ
ードと積和演算を１クロックで実行可能であるために、
最高１クロックに１回の積和演算が可能なのに対して、
従来例は２つのオペランドのロードと積和演算がすべて
別の命令となるため、１回の積和演算毎に３クロックか
かるためである。
【００５６】実施例３ 次に、第３の実施例として図８に本実施例のシステム構
成の概要を示したブロック図を示す。この情報処理装置
は、コアプロセッサ８０１と、バス制御ユニット８０３
と、メモリ部８０５とを備えてある。本実施例において
も、３２ビットのデータを２分割して、１６ビットアド
レスを２つを取込む方式について説明することにする。
【００５７】ここで、コアプロセッサ８０１の構成は前
述の実施例１に相当するものであり、メモリアクセスス
テージでアドレス、及び分割制御信号（１６ｂｉｔＡＤ
ＲＳ）を出力する。ただし、図１におけるメモリアクセ
ス制御部１１５は、演算部１１１の演算結果が一つの場
合には、アドレスを複数に分割して出力し、演算結果が
二つ以上の場合には、その各々にアドレスを出力する複
数のアドレス出力手段（図中はＡＬ（下位アドレス），
ＡＨ（上位アドレス）で記してある）と、分割制御信号
を出力する分割制御信号出力手段（図中は１６ｂｉｔＡ
ＤＲＳの反転信号で記してある）と、メモリから得られ
たデータの入力を行う複数のデータ入力手段（図中はＤ
Ｌ（下位データ），ＤＨ（上位データ）で記してある）
とを備えるようにしてある。
【００５８】次に、バス制御ユニット８０３は、前記複
数のアドレス出力手段のうち一のアドレス出力手段以外
のアドレス出力手段である他のアドレス出力手段からの
アドレス、及び、前記分割制御信号を入力し、この分割
制御信号により前記他のアドレス出力手段からのアドレ
スを切り替えて出力するものである。
【００５９】次に、メモリ部８０５は、前記複数のアド
レス出力手段のうち一のアドレス出力手段からのアドレ
スを入力し、前記バス制御ユニット８０３からアドレス
の入力があった場合にはアドレス出力手段からのアドレ
ス（ＡＬ）と前記バス制御ユニット８０３からのアドレ
ス（ＡＨ）とを連結したアドレスに格納されたデータを
ＤＬ（下位データ）とＤＨ（上位データ）に分割して、
それぞれ前記他のデータ入力手段へ出力する第１の記憶
領域８０５ａ、及び、他のアドレス出力手段からのアド
レス（ＡＨ）、及び、前記分割制御信号を入力し、この
分割制御信号により前記アドレスに格納されたデータを
前記他のデータ入力手段へ出力する第２の記憶領域８０
５ｂを備えたものである。
【００６０】上述したコアプロセッサ８０１と記憶領域
８０５ａとはアドレスバス、データバスで接続されてい
る。また、１６ｂｉｔＡＤＲＳをバス制御ユニットでの
アドレスデコード、各記憶領域の制御信号の生成に使用
する。上位アドレスＡＨ＜１５：０＞はバス制御ユニッ
トで記憶領域８０５ａの上位アドレスＡＨ１＜１５：０
＞と、記憶領域８０５ｂのアドレスＡＨ２＜１５：０＞
とに分かれて出力される。下位アドレスＡＬ＜１５：０
＞は記憶領域８０５ａのみに出力されている。上位デー
タＤＨ＜１５：０＞は記憶領域１，２の両方に出力さ
れ、下位データＤＬ＜１５：０＞は記憶領域８０５ａの
みに出力される。記憶領域８０５ａは３２ビットアドレ
ス空間（４ＭＢ）、記憶領域８０５ｂは１６ビットアド
レス空間（６４ｋＢ）である。２オペランドアクセス時
には記憶領域８０５ａに対しては下位の１６ビットアド
レス空間のみアクセス可能な構成である。
【００６１】図１０に本実施例のタイミング図を示す。
本実施例では、２オペランドアクセスを行なう時に２つ
の独立したメモリ部をアクセスする構成について述べ
る。まず、１オペランドアクセス時の動作について述べ
る。１オペランドアクセス時にはコアプロセッサから出
力されるアドレスは３２ビット幅であり、これは信号１
６ｂｉｔＡＤＲＳの反転信号が“１”であることにより
指示される。この場合、上位アドレスＡＨはそのままＡ
Ｈ１，ＡＨ２の両方に出力される。記憶領域１は、ＣＬ
Ｋの立ち下がりでアドレスストローブ信号ＡＳにより、
ＡＨ２とＡＬを連結した３２ビットアドレスを受け、３
２ビットデータをＤＨ，ＤＬに分けて入出力する。記憶
領域８０５ｂに対しては、データの入出力を行なわない
ように制御する。
【００６２】次に、２オペランドアクセス時の動作につ
いて述べる。このときコアプロセッサから出力されてい
るアドレスは１６ビットアドレスが２個であり、これは
信号１６ｂｉｔＡＤＲＳの反転信号が“０”であること
により指示される。このとき記憶領域８０５ａの上位ア
ドレスＡＨ１はバス制御ユニット８０３において、１６
ｂｉｔＡＤＲＳによってＡＬＬ０に設定される。これに
より、ＡＨ１とＡＬを連結した３２ビットアドレスは１
６ビット以下のアドレス範囲に設定される。記憶領域８
０５ｂに対応するアドレスＡＨ２はそのまま送出され
る。データの入出力は記憶領域８０５ａはＤＬを、また
記憶領域８０５ｂはＤＨをそれぞれ使用する。したがっ
て、２オペランドアクセスの場合１６ビット幅以内のデ
ータのみアクセスする。記憶領域８０５ａに対しては信
号１６ｂｉｔＡＤＲＳによってＤＨを使用しないように
制御する。
【００６３】実施例４ 次に、図９に記憶領域を４つ設けた場合の実施例につい
て示す。この情報処理装置は、上述の実施例と同様にコ
アプロセッサ９０１と、バス制御ユニット９０３と、メ
モリ部９０５とを備えてある。本実施例においては、６
４ビットのデータを４分割して、１６ビットアドレスを
４つを取込む方式について説明することにする。
【００６４】ここで、コアプロセッサ８０１の構成は前
述の実施例１に相当するものであり、メモリアクセスス
テージでアドレス、及び分割制御信号（１６ｂｉｔＡＤ
ＲＳ）を出力する。ただし、図１におけるメモリアクセ
ス制御部１１５は、演算部１１１の演算結果が一つの場
合には、アドレスを複数に分割して出力し、演算結果が
二つ以上の場合には、その各々にアドレスを出力する複
数のアドレス出力手段（図中はＡ１乃至Ａ４で記してあ
る）と、分割制御信号を出力する分割制御信号出力手段
（図中は１６ｂｉｔＡＤＲＳの反転信号で記してある）
と、メモリから得られたデータの入力を行う複数のデー
タ入力手段（図中はＤ１乃至Ｄ４で記してある）とを備
えるようにしてある。バス制御ユニット９０３は、前記
他のアドレス出力手段からの複数のアドレス、及び、前
記分割制御信号を入力し、この分割制御信号により前記
他のアドレス出力手段からのアドレスを切り替えて出力
するようにしてある。また、メモリ部９０５は、４つの
記憶領域を備えており、複数のアドレス出力手段（Ａ
２）からのアドレスを入力し、前記バス制御ユニット９
０３からアドレス（Ａ１，Ａ３，Ａ４）の入力があった
場合には前記一のアドレス出力手段からのアドレスと前
記バス制御ユニットからのアドレスとを連結したアドレ
スに格納されたデータをＤ２，Ｄ３，Ｄ４に分割してそ
れぞれ複数のデータ入力手段へ出力する記憶領域９０５
ａ、及び、前記他のアドレス出力手段からのアドレス、
及び、前記分割制御信号を入力し、この分割制御信号に
より前記アドレスに格納されたデータを前記他のデータ
入力手段へ出力する記憶領域９０５ｂ，９０５ｃ，９０
５ｄを備えている。図９に示す通り構成することによ
り、６４ビットを４ビットに分割してデータをアクセス
する場合であっても本発明を適応することができる。
【００６５】以上のように、上記本発明の情報処理装置
及び上記従来の情報処理装置（ａ）に、同一周波数で、
複数オペランドロード／ストアを含む演算処理を実行さ
せると、従来の情報処理装置に比べて高性能が達成でき
るのは言うまでもない。また、同じ演算量（複数オペラ
ンドロード／ストアを含む）を同じ時間で処理するの
に、従来の情報処理装置（ａ）より低い周波数での動作
が可能となり、低消費電力化が果たせる。
【００６６】
【発明の効果】以上説明したように、上記本発明の情報
処理装置によれば、ハード量は最小限に抑えて、複数オ
ペランドのロード／ストアが実行可能にすることができ
る。
【図面の簡単な説明】
【図１】本発明の情報処理装置の全体ブロック図であ
る。
【図２】実施例１（ＭＡＣ内蔵）の構成図である。
【図３】アドレスの発生方法を説明するための図であ
る。
【図４】実施例２（ＭＡＣ外付け）の構成図である。
【図５】ソースプログラムの一例を示した図である。
【図６】実施例１の場合のパイプライン実行例を示した
図である。
【図７】実施例２の場合のパイプライン実行例を示した
図である。
【図８】３２ビットシステムを２つに分割した場合にお
けるメモリを含めた構成図である。
【図９】６４ビットシステムを４つに分割した場合にお
けるメモリを含めた構成図である。
【図１０】３２ビットシステムを２つに分割した場合に
おけるメモリを含めた構成例のタイミング図を示す図で
ある。
【図１１】従来の情報処理装置（ａ）の構成図である。
【図１２】従来の情報処理装置（ｂ）の構成図である。
【図１３】従来の情報処理装置の場合のパイプライン実
行例を示した図である。
【図１４】従来の情報処理装置の場合のパイプライン実
行例を示した図である。
【符号の説明】
１，１０１ 情報処理装置 １０３ 命令入力部 １０５ 命令デコード部 １０７ オペランド選択部 １０９ 命令分割制御部 １１１ 演算部 １１３ 演算結果保持部 １１５ メモリアクセス制御部 ２０１，４０１ プログラムカウンタ部 ３，２０３，３０１，４０３ 命令レジスタ ５，２０５，４０５ デコーダ ７，２０７，３０３，４０７ 符号拡張器 ９，２０９，３０９，４０９ 汎用レジスタ １１，２１１，２１１ａ，２１１ｂ，３０７，４１１
ａ，４１１ｂ セレクタ １３，２１３，３１１，４１３ ラッチ回路 １５，２１５，３１３，４１５ 演算器 １７，２１７，４１７ 乗算器 １９，２１９，４１９ 加算器 ２１，２２１，４２１ アキュムレータ ２３，２２３，３１９，４２３ メモリアクセスレジス
タ ２５，２２５，４２５ メモリアクセス制御信号生成器 ２７，２２７，３２１，４２７ メモリデータレジスタ ２９，２２９，４２９ アドレスバス ３１，２３１，４３１ データバス ３０５ データサイズ保持部 ３１７ 分割制御信号（１６ｂｉｔＡＤＲＳ） ８０１，９０１ コアプロセッサ ８０３，９０３ バス制御ユニット ８０５ａ，８０５ｂ，９０５ 記憶領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 子井野 誠治 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 高杉 幹生 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 矢口 俊行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 国松 敦 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 命令コードを入力する命令入力部と、 この命令入力部に入力された命令のデコードを行い、オ
    ペランド及び制御信号を生成して出力する命令デコード
    部と、 この命令デコード部で生成された制御信号により分割制
    御信号を出力する命令分割制御部と、 この命令分割制御部が出力する分割制御信号により、少
    なくとも前記命令デコード部もしくは演算結果保持部よ
    り入力したオペランドを所定のビット幅で出力するオペ
    ランド選択部と、 このオペランド選択部より入力したオペランドを前記分
    割制御信号により所定のビット幅に分割して演算を行
    い、この演算結果を出力する演算部と、 この演算部で出力されたデータ及びメモリアクセス制御
    部から出力されたデータを保持し、前記オペランド選択
    部へ出力する演算結果保持部と、 前記演算部よりメモリへアクセスするアドレスを入力
    し、このメモリアドレス、及び前記分割制御信号を出力
    し、前記メモリから得られたデータを前記演算結果保持
    部へ出力を行うメモリアクセス制御部と、 を具備することを特徴とする情報処理装置。
  2. 【請求項２】 前記メモリアクセス制御部は、 前記演算部の演算結果が１つの場合には、アドレスを複
    数に分割して出力し、前記演算結果が２つ以上の場合に
    は、その各々にアドレスを出力する複数のアドレス出力
    手段と、 前記分割制御信号を出力する分割制御信号出力手段と、 前記メモリから得られたデータの入力を行う複数のデー
    タ入力手段と、 を具備することを特徴とする請求項１記載の情報処理装
    置。
  3. 【請求項３】 前記演算部は、 前記分割制御信号が分割命令を示す場合には、少なくと
    も１つのビットの桁上げ信号を、前記ビットの１つ上位
    のビットに伝班させないようにするキャリーライン切断
    手段を備え、 アクセスするメモリの複数のアドレスを並列に演算する
    ことで、複数のアドレスを生成することを特徴とする請
    求項１に記載の情報処理装置。
  4. 【請求項４】 前記演算部は、 前記オペランド選択部より入力したオペランドの演算を
    行い、この演算結果を出力するアドレス計算手段と、 前記分割制御信号が分割命令を示す場合には、前記アド
    レス計算手段の少なくとも１つの所定のビットの桁上げ
    信号を、前記ビットの１つ上位のビットに伝班させない
    ようにするキャリーライン切断手段と、 前記アドレス計算手段と並列して特定の演算を行う特定
    演算実行手段と、 を備え、前記特定演算実行手段は脱着可能であることを
    特徴とする請求項１記載の情報処理装置。
  5. 【請求項５】 メモリオペランドを持つ情報処理装置に
    おいて、 この情報処理装置の持つ最大のビット巾の演算を行なう
    手段と、 この演算結果を所定のビット巾のアドレスバスに出力し
    てメモリアクセスを行なう手段と、 ビット巾の合計が前記最大のビット巾を超えない範囲
    で、予め定められたビット巾の演算を各々独立して行な
    い、所定の数の演算結果を生成する手段と、 生成された前記所定の数の演算結果をアドレスとして前
    記アドレスバスに出力すると共に、アドレスバス上の値
    を前記所定の数の独立したビット巾のアドレスとみなす
    ことを指示する信号を出力する手段と、 を具備し、それぞれのアドレスに対応して予め定められ
    たデータ巾の前記所定の数のデータバスを同時に駆動す
    ることにより、同時に前記所定の数のメモリアクセスを
    行なうことを特徴とする情報処理装置。
  6. 【請求項６】 前記所定の数のアドレスをアドレスバス
    に出力していることを示す信号は、命令デコード結果か
    ら生成することを特徴とする請求項５記載の情報処理装
    置。
  7. 【請求項７】 前記予め定められたビット巾で演算を各
    々独立して行う際に、各ビット巾に対応する演算器入力
    をそれぞれ独立に選択することができることを特徴とす
    る請求項５記載の情報処理装置。
  8. 【請求項８】 前記所定の数のメモリアクセスを同時に
    行なう場合に、通常のメモリアクセスで用いるデータバ
    スを予め定められたビット巾に前記所定の数で分割して
    用いることを特徴とする請求項５記載の情報処理装置。
  9. 【請求項９】 命令コードを入力する命令入力部、この
    命令入力部に入力された命令のデコードを行い、オペラ
    ンド及び制御信号を生成して出力する命令デコード部、
    この命令デコード部で生成された制御信号により分割制
    御信号を出力する命令分割制御部、前記命令分割制御部
    が出力する分割制御信号により、前記命令デコード部も
    しくは演算結果保持部より入力したオペランドを所定の
    ビット幅で出力するオペランド選択部、このオペランド
    選択部より入力したオペランドを前記分割制御信号によ
    り所定のビット幅に分割して演算を行い、この演算結果
    を出力する演算部、この演算部で出力されたデータ及び
    メモリアクセス制御部から出力されたデータを保持し、
    前記オペランド選択部へ出力する演算結果保持部、並び
    に、前記演算部の演算結果が１つの場合には、アドレス
    を複数に分割して出力し、前記演算結果が２つ以上の場
    合には、その各々にアドレスを出力する複数のアドレス
    出力手段、前記分割制御信号を出力する分割制御信号出
    力手段、メモリ部から得られたのデータの入力を行う複
    数のデータ入力手段を備え、前記メモリ部から得られた
    データを前記演算結果保持部へ出力を行うメモリアクセ
    ス制御部を備えた情報処理部と、 前記複数のアドレス出力手段のうち一のアドレス出力手
    段以外のアドレス出力手段である他のアドレス出力手段
    からのアドレス、及び、前記分割制御信号を入力し、こ
    の分割制御信号により前記他のアドレス出力手段からの
    アドレスを切り替えて出力するバス制御ユニット部と、 前記複数のアドレス出力手段のうち少なくとも前記一の
    アドレス出力手段からのアドレスを入力し、前記バス制
    御ユニット部からアドレスの入力があった場合には前記
    一のアドレス出力手段からのアドレスと前記バス制御ユ
    ニット部からのアドレスとを連結したアドレスに格納さ
    れたデータを分割してそれぞれ前記複数のデータ入力手
    段のうち一のデータ入力手段及び一のデータ入力手段以
    外の他のデータ入力手段へ出力する第１の記憶領域、及
    び、前記他のアドレス出力手段からのアドレス、及び、
    前記分割制御信号を入力し、この分割制御信号により前
    記アドレスに格納されたデータを前記他のデータ入力手
    段へ出力する１以上の第２の記憶領域を備えたメモリ部
    と、 を具備することを特徴とする情報処理装置。
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