JPS6058490B2 - 命令ブランチ機構 - Google Patents

Description

【発明の詳細な説明】 今から、ＲＳＰのハードウェア・ステージにおける動作
を詳細に説明する。

この説明は、（１）どのようにして命令がフエツチされ
かつデコードされるか、（２）どのようにして実効アド
レスが発生されかつ使用されるか、（３）どのようにし
て各種の条件コード及びレジスタ（ＳＡＲｌスタックな
ど）がセットされかつ解釈されるかを含む。

１命令シーケンシング兼フエツチ●ステージ（ステージ
１）このステージは第３図の流れ図に示される。

それは、命令バイブライン実行の位相１の機能を実行す
る。このステージは、命令ストア６を制御する命令アド
レス選択論理を含む。命令ストア ２４ビット幅である命令ストア６は、８ビットの動作コ
ード・フィールドと１６ビットのオペランド・フィール
ドによつて構成される。

それは命令アドレス●マルチプレクサ（プログラム●カ
ウンタ（ＰＣ）マルチプレクサ）１２によつてアドレス
される。１６ビットを含むマルチプレクサ出力１３は、
６５５３帽までの命令を含む命令ストア６をアドレスす
ることができる。

命令アドレス選択論理 命令実行の位相１で、命令アドレス選択論理は、現命令
のアドレスの源（ＳＯｕｒｃｅ）を決定するため、前の
命令から来た８ビット動作コード゛をデコードする。

アドレスはマルチプレクサ１２によつて選択され、命令
がアクセスされる。ブランチ、プロシード（ＰｒＯｃｅ
ｅｄ）、又はリターン動作を呼出す前命令からの動作コ
ードは、フエツチされつつある命令のアドレスが５つの
ブランチ源の１つから取られるようにする。他の全ての
動作コードは、現命令のアドレスがシーケンシャル・ア
ドレス・レジスタ１６から取られるようにする。シーケ
ンシャル●アドレス●レジスタ１６は、フエツチされた
最後の命令のアドレス＋１を含む。命令のアドレス発生
及びフエツチ動作は、ブランチングが確実に１サイクル
で起るように、同一サイクルて実行される。マルチプレ
クサ１２は次の源の中から現命令のアドレスを選択する
。

これら源の全ては１６ビット・レジスタである。（１）
シーケンシャル●アドレス●レジスタ１６（次のシーケ
ンシャル・アドレス（ＰＣ＋１））（２）スタック・レ
ジスタ１８（６４ワード命令アドレス●スタックのトッ
プ）（３）オペランドＲａョレジスタ３６（命令のオペ
ランド・フィールド）（４）保存レジスタ３８（保存レ
ジスタの内容）（５）ＩＡＲ／ベクトル・レジスタ４０
（ベクトル化された割込アドレス）シーケンシャル●ア
ドレス●レジスタ１６は、命令ストア６を順次にアドレ
スするため源として選択される。

スタック・レジスタ１８は、リターン命令のために源と
して選択される。オペランドＲａョレジスタ３６は、無
条件ブランチ命令のため源として選択される。更にそれ
は、条件基準が満足された時、全ての条件ブランチ命令
のために使用される。条件基準が満足されなければ、シ
ーケンシャル・アドレス・レジスタ１６が選択される。
保存レジスタ３８は、プロシード（ＰＲＣＤ）命令又は
プロシードを指定した機能が使用された時（即ち、。−
Ｐ−ョ形の命令）、次の命令のアドレスのため源として
使用される。ＩＡＲ／ベクトル・レジスタ４０は、命令
ストアのワード１−６３へのＩ／０割込ブランチのため
に使用される。命令ストアは適当な割込処理ルーチンの
アドレスに対するブランチ命令を含んでいる。条件付き
ブランチング 条件付きブランチングの決定は、８個の条件インデイケ
ータ・ビットの状態に基いてなされる。

これらのビットは、命令が実行される時、プロセッサ中
に存在する各種の条件の結果としてセットされる。条件
インデイケータ●ビットは、ステージ４で発生された条
件コード・ビット及び他のステージで発生された状況フ
ラグを含む。ブランチ条件は次のとおりである。全ての
演算命令は、位相４の終りに条件コード１−５をセット
する。

完了するのに位相４の複数サイクルを必要とする乗算、
除算、左方シフトなどの命令については、条件コードは
第４位相が終了した後にセットされる。外部オーバフロ
ー（条件コード６）は位相３で決定され、位相４でセッ
トされる。インデックス比較フラグ７はステージ２で発
生され、その命令実行の位相２でセットされる。ソフト
ウェア●フラグは位相２のプログラム制御の下でセット
される。条件コード４，６，８はラッチされ、具体的に
使用されるまで１へセットされたままである。具体的に
使用されると、それらを使用したブランチ命令の位相２
でＯへリセットされる。他の全ての条件コードのビット
は、それに影響を及ぼす各オペレーションによつてセッ
トされる。条件付きブランチ命令は、次の命令実行の位
相１で実行され、従つて、その時点で存在した条件に基
いて実行される。

或る種のブランチ命令は、演算ステージ４で設定された
条件コードに基いて実行される。そのブランチは、ブラ
ンチ命令の３サイクル又はそれ以上前にデコードされた
演算命令の結果としてセットされる。インデックス比較
フラグに基くブランチ命令（ＢＩＣＦ）は、前の命令の
結果セットされた条件に従つて実行される。外部オーバ
フローに基く７゛ランチ命令は、そのブランチ命令の３
サイクル又はそれ以上前にセットされた条件に基いて実
行される。スタック動作 アドレス●シーケンシング●コントロールは、データ・
ストア８に置かれた６４レベル・スタック１０を含む（
メモリロケーションＯ−６３）。

スタック１０のトップに書込まれた値は、ステージ１に
置かれた１個の１６ビット・スタック・レジスタ１８に
保持される。６ビット・スタック・ポインタ２８によつ
てアドレスされる６４レベル●スタック１０は、６４レ
ベルまでのサブルーチン及び割込ルーチンのネストを可
能にする。

スタック１０に影響を与える命令は、１無条件ブランチ
及びスタックＪ（ＢＳ）Ｊリターンョ（ＲＥＴ）Ｊリタ
ーン及び割込能動ョ（ＲＥＴＥＮＡＢＬＥ）である。更
にマスクされない割込みもスタック１０に影響を与える
。田命令は、次のシーケンシャル●アドレス（シーケン
シャル・アドレス・レジスタ１６の値）を、位相２の終
りにスタック・レジスタ１８へ書込ませ、次いでその命
令のオペランドＲａＪによつて指定された命令アドレス
へ無条件ブランチを行う。

更に、それは、位相２の終りまでにスタック・ポインタ
２８を１だけ増加させ（ＳＰ＝ＳＰ＋１）、位相３で、
シーケンシャル・アドレス・レジスタ１６の値を、スタ
ック・ポインタ２８によつて指定されたスタック１０の
アドレスへ書込む。このようにして、更新されたスタッ
ク・ポインタ２８は、常にスタック１０のトップのアド
レスを含む。リターン型命令は、スタック・ポインタ２
８によつて指定されたアドレス（即ち、スタックのトッ
プ）の内容を、次の命令のアドレスとして使用させる。

それはスタック・レジスタ１８に保持されているので、
次のサイクルで使用可能である。位相２で、スタック●
ポインタ２８は、スタック１０の次のロケーションを指
定するため、１だけ減少され（ＳＰ＝ＳＰ−１）、次い
でその命令の位相３で、そのロケーションの内容がスタ
ック１０から読出され、リターン型命令の位相３の終り
に、スタック●レジスタ１８へロードされる。これによ
り、スタック１０から読出されたばかりのリターン・ア
ドレスが、前のリターン型命令から少なくとも１つの命
令だけ遅れて生じる後のリターン型命令によつて使用可
能となる。これは、スタック１０を読出してそれを位相
３でスタック・レジスタ１８へロードする最初のリター
ン型命令は、スタック・レジスタの更新を完了するため
の時間を有するという理由による。しかしリターン型命
令が他のリターン型命令の直後に続くならば、ハードウ
ェアは、特別のやり方でそれを処理しなけれはならない
。

これは、第２のリターン型命令がデコードされかつフエ
ツチされた時、デコーダ２０は、第２のリターン型命・
令の後の命令のアドレスは、スタック●レジスタ１８に
ある値であると決定するからてある。しかし、スタック
・レジスタ１８は依然として第２のリターン命令を指し
ており、従つてその命令が再びフエツチされる。第２の
リターン型命令の最初のフエツチについては問題がない
。しかし、第２のリターン型命令の第２のフエツチは、
その位相２（第２のリターン型命令の最初のフエッチの
位相３）てスタック・ポインタ２８を更新しようとする
。もしそれが起ると、スタック・ポインタ２Ｊ８は間違
つた場所を指すことになる。従つて、デコーダ２０は、
第２のリターン型命令の第２のフエツチの位相２，３，
４で、通常のリターン型命令の代りに、線７上にノー●
オペレーション信号を挿入しなければならない。それに
よつて、デコーダ２２は、スタック・ポインタ２８が第
２回目に更新されるのを禁止し、デコーダ７５は、デー
タ・ストア８が第２回目に読出されるのを禁止する。ハ
ードウェアによつて発生されたこのノー●オペレーショ
ンの結果、第２のリターン型命令の最初のフエツチは通
常の如く動作するが、第２のリターン型命令の第２のフ
エツチは位相１で通常の如く動作し、位相２，３，４で
はノー・オペレーション命令の如く動作する。第３の連
続したリターン型命令は最初のリターン型命令と同じよ
うに処理される。何故ならば、リターン型命令ではなく
、有効なノー・オペレーション命令に続くからである。
２つ又はそれ以上の連続したリターン命令の動作は、次
のとおりである。

最初のマシン●サイクルで、スタック●レジスタ１８に
記憶される値はＳｉであり、スタック・ポインタ２８に
記憶される値はｉである。

ステージ１にあるデコーダ２０は第１サイクルで前の命
令をデコーダ几、マルチプレクサ１２を制御して、線１
３の上に命令ストア６の最初のアドレスを入力させる。
それによつて、命令ストア６から最初の命令がフエツチ
される。第２のマシン・サイクルの始めに、スタック・
レジスタ１８はＳｉを記憶しており、スタック・ポイン
タ２８はｉを記憶している。

ステージ１にあるデコーダ２０は、最初の命令を、最初
のサイクルに続く第２のサイクルで、最初のリターン命
令としてデコーダし、マルチプレクサ１２を制御して、
スタック●レジスタ１８の内容Ｓｉを、第２のアドレス
として命令ストア６へ転送する。それによつて、命令ス
トア６から第２の命令がフエツチされる。ステージ２に
あるデコーダ２２は、最初の命令を、第２のサイクルで
最初のリターン命令としてデコーダ化、スタック・ポイ
ンタ２８を制御して、その内容を単位置だけ減少してＲ
ｉ−１Ｊにする。この値は、ステージ３で、スタック１
０のための最初のデータ・ストア・アドレス●レジスタ
３０へ出力される。第３マシン・サイクルの始めに、ス
タック・レジスタはＳｉを記憶しており、スタック・ポ
インタ２８は（１−１）を記憶している。

ステージ１にあるデコーダ２０は、第２の命令を、第２
サイクルで第２のリターン命令としてデコーダ化、マル
チプレクサ１２を制御して、スタック●レジスタ１８を
占めているＳｉを、命令ストア６へ第２のアドレスとし
て転送させる。従つて、命令ストア６から再び第２の命
令がフエツチされる。ステージ１にあるデコーダ２０は
、線７を介してノー●オペレーション（ＮＯ−０Ｐ）出
力を、ステージ２にあるデコーダ２２及びステージ１３
にある動作コード●デコーダ７５へ接続される。それは
、第３サイクルで第２のリターン命令が検出された時、
ＮＯ−０Ｐ信号を線７へ出力するためである。ステージ
２にあるデコーダ２２は、第３サイクルで第２の命令を
第２のリターン命令としてデコーダし、スタック・ポイ
ンタ２８を制御して、その内容を単位置だけ減少させて
（１−２）にする。この値は、ステージ３で、スタック
１０のために第２のデータ●ストア●アドレスとしてデ
ータ●ストア●アドレス●レジスタ３０へ出力される。
ステージ３にあるデコーダ７５は、第３サイクルで、最
初の命令を最初のリターン命令としてデコーダし、かつ
データ・ストア８を制御して、最初のデータ・ストア・
アドレス（１−１）に基いてスタック１０の最初のデー
タヘアクセスさせ、ステージ１の線１７を介して、最初
のデータを値Ｓ．−１としてスタック・レジスタ１８へ
出力させる。第４マシン・サイクルの始めに、スタック
●レジスタはＳ，−１を記憶し、スタック・ポインタ２
８は（１−２）を記憶している。

ステージ１にあるデコーダ２０は、第３サイクルに続く
第４サイクルで、再び第２の命令を第２のリターン命令
が２回目に生じたものとしてデコーダし、かつマルチプ
レクサ１２を制御して、スタック・レジスタ１８の内容
Ｓ，−１を第３アドレスとして命令ストア６へ転送させ
る。それによつて、第３命令が命令ストア６からフエツ
チされる。ステージ２のデコーダ２２は、線７上のＮＯ
−０Ｐ信号に応答して、第４サイクルでスタック・ポイ
ンタ２８に対する動作を省略する。ステージ３にあるデ
コーダ７５は、第４サイクルで第２の命令を第２のリタ
ーン命令としてデコーダし、データ・ストア８を制御し
て、第２のデータ・ストア・アドレス（１−２）に基い
てスタック１０の第２のデータヘアクセスさせ、第２の
データを、値Ｓ，−２としてステージ１の線１９を介し
てスタック・レジスタへ出力させる。第５マシン・サイ
クルで、スタック●レジスタ１８はＳｉ−２を記憶して
おり、スタック◆ポインタ２８は（１−２）を記憶して
いる。

ステージ１にあるデコーダ２０は、第４サイクルに続く
第５サイクルで、第３の命令を最初の次の命令としてデ
コーダし、マルチプレクサ１２を制御して、最初の次の
命令アドレスを命令ストア６へ入力させる。それによつ
て、第４命令が命令ストア６からフエツチされる。ステ
ージ２にあるデコーダ２２は、第５サイクルで第３命令
を最初の次の命令としてデコーダし、第４図のデータ●
ストア・アドレス発生器２４を制御して、最初の次のデ
ータ・ストア●アドレスをステージ３にあるデータ●ス
トア・アドレス・レジスタ３０へ出力させる。ステージ
３にある動作コード・デコーダ７５は、線７にあるＮＯ
−０Ｐ信号に応答して、第５サイクルでデータ・ストア
８に対する動作を省略する。この例では、スタック●レ
ジスタ及びスタック・ポインタ２８にある内容は、第６
マシン・サイクルで変化しない。ステージ１にあるデコ
ーダ２０は、第５サイクルに続く第６サイクルで、第４
の命令を第２の次の命令としてデコーダし、マルチプレ
クサ１２を制御して、第２の次の命令アドレスを命令ス
トア６へ入力させる。それによつて、第５の命令が命令
ストア６からフエツチされる。ステージ２にあるデコー
ダ２２は、第６サイクルで、第４の命令を第２の次の命
令としてデコーダし、データ・ストア●アドレス発生器
２４を制御して、第２の次のデータ●ストア●アドレス
を、ステージ３にあるデータ●ストア●アドレス・レジ
スタ３０へ出力させる。ステージ３にある動作コード・
デコーダ７５は、第６サイクルで、第３の命令又は最初
の次の命令をデコーダし、データ・ストア８を制御して
、最初の次のデータ●ストア・アドレスに基いて第３の
データにアクセスさせる。このようにして、２つの連続
したリターン命令に対する命令ストア・アクセシング動
作は、時間的に拡張される。ここで理解すべきは、前述
のＮＯ−０Ｐ信号を発生するには、命令シーケンシング
●デコーダ２０ではなく、データ●ストア●アクセシン
グ●デコーダ２２で発生させてよいことである。

これまで説明した、２個の連続したリターン命令に対す
る動作は、自動的に任意数の連続したリターンに適合さ
せることができる。

もしへ個の連続したリターン命令が存在すれば、それら
は？回のマシン・サイクルで実行され、３番目ごとのサ
イクルは、前述したようにハードウェアによつてＮＯ−
０Ｐ信号を自動的に発生される。もし（２Ｎ＋１）個の
連続したリターン命令が存在すれば、それらは（３Ｎ＋
１）回のマシン・サイクルで実行される。ここでＮは、
ハードウェアによつて実行されるＮＯ−０Ｐ信号の数で
あり、（２Ｎ＋１）は、リターン命令の数である。Ｎは
ゼロ、又は任意の正の整数てあるとする。マスクされな
い割込みが受取られると、スタック１０が影響を受ける
。

それは、割込まれたプログラムの適当なリターン・アド
レスが、１だけ増加されたスタック・ポインタを使用し
て（ＳＰ＝ＳＰ＋１）、データ・ストア８へアドレスと
して書込まれる前に、スタック・レジスタ１８へ入れら
れるからである。割込みは、命令ストア６の適当な割込
エントリイ●アドレスヘブランチさせる。２ アドレス
発生ステージ（ステージ２）第４図のステージ２は、命
令実行の第２位相を実行する。

ステージ２の主な機能は、データ・ストア８の動作のた
めに実行アドレスを計算することである。データ・スト
ア８の動作は命令実行の第３位相で起る。ステージ２で
実行される他の機能は次のとおりである。（１）インデ
ックス●レジスタの演算 （２）インデックス●レジスタのテスト （３）保存レジスタの計算 （４）インデックス・レジスタ／ストレージ・インター
フェイス（５）スタック●ポインタの更新 第４図はステージ２の機能的流れ図を示す。

このステージに示される全ての制御レジスタ（スタック
・ポインタ２８を除く）は、１６ビットの長さを有する
。スタック・ポインタ２８は６ビットの長さである。次
の表は、これらの制御レジスタをリストしたものである
。インデックス●レジスタ（Ｘｌ，Ｘ２）４４ベース●
レジスタ４６マスク●レジスタ４８ 増加レジスタ（Ｗｌ，Ｗ２）４９ 転送レジスタ５０ スタック●ポインタ２８ 加算器５２は、１６ビットの、Ｒ２の補数ョ加算器てあ
る。

加算器５２は、１より大きいョ、１より小さいョ又は１
等しいョを判別する論理機能を有する。加算器５２は、
減算のために右方へ入力された値の補数を形成すること
ができる。ＬＳ３へのキヤリイに対して別個の制御が実
行される。これによつて、加算器はＪ２の補数ョ演算を
実行し、又は１ビット・オフセットを挿入することがで
きる。１ビット・オフセットは、比較機能において、１
より小さいか等しいョ機能を作るため使用される。

加算器５２゛も１６ビットのＲ２の補数ョ加算器である
。アドレス発生論理へのインターフェイスは次のとおり
である。

（１）命令における１６ビットのオペランドＲａョフイ
ールド（２）保存レジスタ３８に対する１６ビット出力
（３） ステージ３に対する実行アドレス出力（１６ビ
ット）（４）ステージ３に対する１６ビットの入力バス
及び出力バネ（５）制御のための動作コード （６）インデックス比較フラグ（状況レジスタに含まれ
る）（７）ソフトウェア・フラグ（状況レジスタに含ま
れる）線２６上に有効なデータ・ストア・アドレスを発
生するには、アドレス指定の４つの方法の１つを実行し
なければならない。

４つの方法は前に説明した。

全ての実効アドレスは、命令実行の位相２の終りに利用
可能となる。実効アドレスは、位相３で使用するため、
ステージ３へ送られる。インデックス●レジスタの動作
第４図に示される機能の残りの部分は、他のアドレス発
生演算機能を実行するために使用される。

インデックス●レジスタの演算 この機能は、加算器５２、インデックス・レジスタ（Ｘ
ｌ，Ｘ２）４４、増加レジスタ（Ｗｌ，Ｗ２）４９を使
用し、加算器５２をインデックス・レジスタヘフイード
バツクさせることによつて実行される。

実行されることのできる機能は次のとおりである。Ｘｉ
＝Ｘｉ＋Ａ，，Ｘｉ＝Ｘｉ＋Ｗｊ，．Ｘｉ＝Ｘｉ−Ｗｊ
ｌｌ＝１、２及びｊ＝１，２。これらの動作は命令実行
の位相２で実行される。インデックス●レジスタのテス
ト 加算器５２の結果によつてインデックス比較フラグ（Ｉ
ＣＦ）が設定され、このフラグは、条件付きブランチ命
令ＲＢＩＣＦョによつて使用される。

加算器５２は、適当なインデックス・レジスタから即値
（又は適当な増加レジスタの内容）を減算することによ
つて、インデックス・レジスタの内容に影響を与えるこ
となく、選択されたインデックス・レジスタと、オペラ
ンドＲａＪ又は選択された増加レジスタとを比較する。
指定されたテストの結果に対して、フラグがセットされ
る。このテストは、命令実行の位相２で起り、位相２の
終りに、比較フラグがセットされる。この比較の結果に
基いてブランチするＢＩＣＦ命令は、もし次の命令とし
てコード化されれば有効である。保存レジスタの計算 加算器５２からインデックス・レジスタへのフィードバ
ック通路は、保存レジスタ３８に対しても利用可能てあ
る。

保存レジスタは位相２の終りにロードされる。この機能
はＡＳ■命令によつて実行される。インデックス●レジ
スタ／ストレージ・インターフェイスインデックス・レ
ジスタとデータ●ストアとのインターフェイスは、直接
又は転送レジスタ５０を介して行われる。

転送レジスタとのインターフェイスは、所望ならば、デ
ータを一時的にそこに保存させることを可能にし、また
そこからデータをロードすることを可能にする。データ
・ストア８が読出されると、その内容は、位相３の終り
に、適当なインデックス●レジスタヘラツチされる。デ
ータ・ストアへの書込みは位相３で起る。転送レジスタ
転送レジスタ５０は、データ・ストア８とステージ２に
おける全ての制御レジスタとの間で通路を形成するため
に使用される。

この通路は双方向性であり、データは転送レジスタを介
してデータ・ストアから任意の制御レジスタへ、また制
御レジスタからデータ・ストアへ転送されることができ
る。更に、転送レジスタは、データ・ストア８と全ての
制御レジスタとの間に設けられたデータの一時的保存場
所として使用される。

データは、命令の位相２で、転送レジスタから宛先レジ
スタヘロードされる。制御レジスタから転送レジスタヘ
データを転送する場合、転送が位相２で起るように、有
効な直接通路が転送レジスタに設けられる。データ・ス
トア８の読出しは、位相３の終りに、現命令の動作コー
ドによつて指定されたレジスタへ、データ●ストアの内
容を転送させる。

転送レジスタからデータ・ストアへの書込みは、位相３
で起る。ステージ２のバイパス 或る種の命令は、その実行の位相４でオペランドＲａＪ
を必要とする。

これらの命令のために、ステージ２は、位相２の終りに
、オペランドＲａョを実効アドレス線へ送らねばならな
い。この値は、位相３でステージ３を介して通され、命
令の動作コードによつて指定されたところに従つて、ス
テージ４の中の適当なレジスタへ送られる。それは必要
に応じて位相４で使用することができる。３データ●ス
トア・ステージ（ステージ３）第５図のデータ・ストア
●ステージ３は、データ●ストア８、データ●ストア●
アドレス●レジスタ３０、入力選択マルチプレクサ（Ｍ
ＵＸ）５４、を含む。

ステージ３は、ＲＳＰのためにデータの記憶及びフエツ
チ動作を実行する。データ・ストア８は１６ビット・ワ
ードを使用し、６５５３帽のワードまでアドレス可能で
ある。１６ビットのデータ●ストア●アドレス●レジス
タ３０は、源選択論理と共に、ステージ２によつて発生
された実効アドレスと、Ｉ／０論理ステージ３４によつ
て与えられたアドレスとを選択するために設けられる。

源選択は動作コード・デコーダ７５によつて実行される
。動作コード・デコーダ７５リ、線７上の動作コード入
力に応答して、マルチプレクサー５４及びデータ・スト
ア・アドレス・レジスタ３０を制御する。データ・スト
ア８への書込動作については、データ源は（１）ステー
ジ４、（２）ステージ２、（３）ステージ１のスタック
●レジスタ１８、（４）１／０論理ステージ３４から選
択される。デーータ・ストア８の出力（線５６及び１７
）は、位相３の完了時に、他の４つのステージで使用す
るため、現命令の動作コードによつて指定された適当な
レジスタへ導かれる。データ・ストアへの書込動作は、
ステージ２で発生された実効アドレスを使用して、命令
実行の位相３で起る。記憶されるデータは、位相２の終
りに源レジスタで利用可能なデータである。データ・フ
エツチ動作は命令実行の位相３で実行され、データは現
命令の動作コードによつて指定されたレジスタに置かれ
る。

データ・ストア８からステージ４へデータをロードする
場合、データは位相３の終りに適当なレジスタに置かれ
、次ｊいで位相４で、加算器を通され（条件コードがセ
ットされる）、位相４の終りに宛先レジスタへ書込まれ
る。１／０論理ステージ３４によるデータ・ストア８の
使用は、サイクル・スチール動作によつて行われる。

ステージ３４がデータ・ストア動作を要求される時、バ
イブラインが停止され、その間、データ・ストア８のサ
イクルがステージ３４によつて使用される。■／０動作
について１つのサイクル●スチールが終ると、バイブラ
インが再開される。命令の首尾一貫した実行を維持する
ため、バイブラインの全てのステージが停止されねばな
らない。命令ＲＡＺＺ．．ａ（１）Ｊ（即値ａをｚへ加
え、その結果をＺに置け）のように、位相４動作のため
にステージ４でオペランドＲａＪを必要とする命令につ
いては、データ●ストア●アドレス●レジスタ３０から
ステージ４の適当なレジスタへ通路が設けられる。

この通路は、ステージ２によつて実効アドレス線上に置
かれたオペランドＲａョを、ステージ４に対し入力デー
タとして利用可能にする。これが可能となるのは、位相
４でオペランドを必要とする動作は、その実行中データ
・ストア８を使用しないものである。これまで説明した
リアルタイム信号プロセッサ・チップの命令バイブライ
ン・アーキテクチヤーは、データ・ストアの区分された
領域に置かれている倒レさルのアドレス●スタツクヘア
クセスするため、ブランチ及びリターン動作の間に、使
用されない命令位相を有利に利用する。

アドレス・スタックは、実際には命令フエツチ●ステー
ジよりもいくつかの命令位相を超えて置かれているが、
アドレス●スタックの内容は、ステージ１に置かれたス
タック●レジスタの助けをかりて、即時に利用可能であ
る。更に、プロセッサ・チップ上では、アドレス・スタ
ックによつて余分のチップ領域や電力が消費されること
はない。本発明を利用しなければ、アドレス・スタック
を命令フエツチ・ステージで直ちに利用するため、それ
をプロセッサ・チップ上に設けねばならない。更に、デ
ータ・ストアにおけるアドレス●スタックの区分サイズ
は小さくすることができ、節約された領域は他のデータ
記憶に使用することができる。

【図面の簡単な説明】

第１図はリアルタイム信号プロセッサの機能的ブロック
図、第２図は命令バイブライン動作を示す図、第３図は
命令シーケンシング兼フエツチ・ステージの機能的ブロ
ック図、第４図はアドレス発生ステージの機能的ブロッ
ク図、第５図はデータ●ストア●ステージの機能的ブロ
ック図である。 ６・・．・・命令ストア、８・・・・・・データ●スト
ア、１０・・・・・命令アドレス・スタック、１２・・
・・・・命令アドレス●マルチプレクサ、１４・・・・
・命令アドレス増加器、１６・・・・ウーケンシヤル・
アドレス・レジスタ、１８・・・・・スタック●レジス
タ、２０・・・命令シーケンシング・デコーダ、２２・
・・・・・データ●ストア●アクセシング●デコーダ、
２４・データ・ストア・アドレス発生器、２８・ ・・
スタック●ポインタ、３０・・・・・・データ・ストア
●アドレス・レジスタ（ＤＳＡＲ）、５４・・・・・・
入力選択マルチプレクサ、７５・・・・・動作コード●
デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ 命令を記憶する命令記憶装置と、データを記憶する
   データ記憶装置と、命令のフエツチ及びシーケンスを制
   御するための第１ステージ、上記データ記憶装置のアド
   レスを発生するための第２ステージ、上記データ記憶装
   置にアクセスするための第３ステージを含むパイプライ
   ン式命令機構とを具備し、上記ステージの各々は動作コ
   ード及びオペランドをそれぞれ含む複数の連続した命令
   を実行するため重複モードで動作し、上記命令記憶装置
   から命令がアクセスされて上記データ記憶装置からアク
   セスされたデータの上で命令が実行されるような貯蔵プ
   ログラム型データ・プロセッサにおいて、上記命令記憶
   装置の命令アドレスを記憶するため上記データ記憶装置
   の区分された領域に設けられた命令アドレス・スタック
   と、上記第１ステージに設けられたマルチプレクサであ
   つて、上記命令記憶装置のアドレス入力へ接続された出
   力を有し、かつ上記命令記憶装置へ命令アドレスを入力
   するための複数の入力を有するマルチプレクサと、上記
   命令記憶装置における順次の記憶ロケーションのアドレ
   スを記憶するシーケンシャル・アドレス・レジスタと、
   上記第１ステージに設けられたアドレス増加器であつて
   、上記命令アドレスを増加させるため、上記マルチプレ
   クサの出力へ接続された入力を有し、かつ上記シーケン
   シャル・アドレス・レジスタを介して上記マルチプレク
   サの入力へ接続された出力を有するアドレス増加器と、
   上記第１ステージに設けられたレジスタであつて、上記
   アドレス増加器又は上記命令アドレス・スタックから出
   力された命令アドレスを記憶するため、上記シーケンシ
   ャル・アドレス・レジスタの出力又は上記命令アドレス
   ・スタックからの出力へ選択的に接続される入力を有し
   、かつ上記マルチプレクサの入力又は上記命令アドレス
   ・スタックの入力へ選択的に接続される出力を有するス
   タック・レジスタと、上記第１ステージに設けられたデ
   コーダであつて、上記命令記憶装置の出力ヘ接続された
   入力、及び上記マルチプレクサへ接続された出力を有し
   、かつ上記命令記憶装置からアクセスされた命令の動作
   コードに応答して、上記命令記憶装置のアドレス入力が
   上記マルチプレクサを介して上記シーケンシャル・アド
   レス・レジスタの出力又は上記スタック・レジスタの出
   力へ選択的に接続されるように制御する第１のデコーダ
   と、上記第２ステージに設けられたデコーダであつて、
   上記命令記憶装置からアクセスされた命令の動作コード
   を解読して上記データ記憶装置へのアクセスを制御する
   ため、上記命令記憶装置の出力へ接続された入力を有す
   る第２のデコーダと、上記第２ステージに設けられたア
   ドレス発生器であつて、上記命令記憶装置の出力へ接続
   された入力、及び上記第２デコーダへ接続された入力を
   有し、該第２デコーダにおける動作コードの解読に応答
   して上記命令記憶装置からアクセスされた命令のオペラ
   ンドから上記データ記憶装置のアドレスを発生するアド
   レス発生器と、上記第２ステージに設けられたポインタ
   装置であつて、上記第２ステージへ接続された制御入力
   を有し、上記データ記憶装置における記憶ロケーション
   のアドレスを増加又は減少させて、上記命令アドレス・
   スタックに最後に記憶された命令アドレスの記憶ロケー
   ションを指定するポインタ装置と、上記第３ステージに
   設けられたレジスタであつて、上記データ記憶装置の記
   憶ロケーションにアクセスするため、上記アドレス発生
   器の出力及び上記ポインタ装置の出力へ接続された入力
   を有し、かつ上記データ記憶装置のアドレス入力へ接続
   された出力を有するアドレス・レジスタと、上記第３ス
   テージに設けられたデコーダであつて、上記命令記憶装
   置の出力へ接続された入力、及び上記データ記憶装置へ
   接続された制御出力を有し、上記命令記憶装置からアク
   セスされたブランチ命令の動作コードに応答して、上記
   スタック・レジスタの内容が上記データ記憶装置のデー
   タ入力へ入力されるのを制御する第３のデコーダとを具
   備し、上記マルチプレクサは、上記第１ステージにおけ
   る動作コードの解読に応答して、上記命令記憶装置から
   アクセスされた命令のオペランドをブランチ・アドレス
   として上記命令記憶装置へ転送するため、入力の１つを
   上記命令記憶装置の出力ヘ接続され、上記第１ステージ
   は上記ブランチ命令の動作コードに応答して、該ブラン
   チ命令のオペランドが上記マルチプレクサを介して上記
   命令記憶装置のアドレス入力へ転送されるのを制御し、
   かつ上記シーケンシャル・アドレス・レジスタにあるア
   ドレスが上記スタック・レジスタへロードされるのを制
   御し、上記第２デコーダは、上記ブランチ命令の動作コ
   ードに応答して、上記スタック・レジスタの内容が上記
   ブランチ命令の動作コードによつて指定されたブランチ
   動作からのリターン・アドレスとして上記データ記憶装
   置へ記憶されるようにするため、上記ポインタ装置の増
   加又は減少を制御し、かつ上記ポインタ装置の内容が、
   上記アドレス・レジスタへ、上記命令アドレス・スタッ
   クの記憶ロケーションのアドレスとして出力されるのを
   制御することを特徴とする命令ブランチ機構。 ２ 命令を記憶する命令記憶装置と、データを記憶する
   データ記憶装置と、命令のフエツチ及びシーケンスを制
   御するための第１ステージ、上記データ記憶装置のアド
   レスを発生するための第２ステージ、上記データ記憶装
   置にアクセスするための第３ステージを含むパイプライ
   ン式命令機構とを具備し、上記ステージの各々は動作コ
   ード及びオペランドをそれぞれ含む複数の連続した命令
   を実行するための重複モードで動作し、上記命令記憶装
   置から命令がアクセスされて上記データ記憶装置からア
   クセスされたデータの上で命令が実行されるような貯蔵
   プログラム型データ・プロセッサにおいて、上記命令記
   憶装置の命令アドレスを記憶するため上記データ記憶装
   置の区分された領域に設けられた命令アドレス・スタッ
   クと、上記第１ステージに設けられたマルチプレクサで
   あって、上記命令記憶装置のアドレス入力へ接続されれ
   た出力を有し、かつ上記命令記憶装置へ命令アドレスを
   入力するための複数の入力を有するマルチプレクサと、
   上記命令記憶装置における順次の記憶ロケーションのア
   ドレスを記憶するシーケンシャル・アドレス・レジスタ
   と、上記第１ステージに設けられたアドレス増加器であ
   つて、上記命令アドレスを増加させるため、上記マルチ
   プレクサの出力へ接続された入力を有し、かつ上記シー
   ケンシャル・アドレス・レジスタを介して上記マルチプ
   レクサの入力へ接続された出力を有するアドレス増加器
   と、上記第１ステージに設けられたレジスタであつて、
   上記アドレス増加器又は上記命令アドレス・スタックか
   ら出力された命令アドレスを記憶するため、上記シーケ
   ンシャル・アドレス・レジスタの出力又は上記命令アド
   レス・スタックからの出力へ選択的に接続される入力を
   有し、かつ上記マルチプレクサの入力又は上記命令アド
   レス・スタックの入力へ選択的に接続される出力を有す
   るスタック・レジスタと、上記第１ステージに設けられ
   たデコーダであつて、上記マルチプレクサの出力へ接続
   された入力を有し、上記命令記憶装置からアクセスされ
   た命令の動作コードに応答して、上記命令記憶装置のア
   ドレス入力が上記マルチプレクサを介して上記シーケン
   シャル・アドレス・レジスタの出力又は上記マルチプレ
   クサの入力へ選択的に接続されるように制御する第１の
   デコーダと、上記第２ステージに設けられたデコーダで
   あつて、上記命令記憶装置からアクセスされ命令の動作
   コードを解読して上記データ記憶装置へのアクセスを制
   御するため、上記命令記憶装置の出力へ接続された入力
   を有する第２のデコーダと、上記第２ステージに設けら
   れたアドレス発生器であつて、上記命令記憶装置の出力
   へ接続された入力、及び上記第２デコーダへ接続された
   入力を有し、該第２デコーダにおける動作コードの解読
   に応答して上記データ記憶装置のアドレスを発生するア
   ドレス発生器と、上記第２ステージに設けられたポイン
   タ装置であつて、上記第２デコーダへ接続された制御入
   力を有し、上記データ記憶装置における記憶ロケーショ
   ンのアドレスを増加又は減少させて、上記命令アドレス
   ・スタックに最後に記憶された命令アドレスの記憶ロケ
   ーションを指定するポインタ装置と、上記第３ステージ
   に設けられたレジスタであつて、上記データ記憶装置の
   記憶ロケーションにアクセスするため、上記アドレス発
   生器の出力及び上記ポインタ装置の出力へ接続された入
   力を有し、かつ上記データ記憶装置のアドレス入力へ接
   続された出力を有するアドレス・レジスタと、上記第３
   ステージに設けられたデコーダであつて、上記命令記憶
   装置の出力へ接続された入力、及び上記データ記憶装置
   へ接続された制御出力を有し、上記命令記憶装置からア
   クセスされたブランチ命令の動作コードに応答して、上
   記スタック・レジスタの内容が上記データ記憶装置のデ
   ータ入力へ入力されるのを制御する第３のデコーダと、
   命令のシーケンスを変更するブランチ・アドレスを記憶
   するブランチ・アドレス・レジスタと、を具備し、上記
   マルチプレクサは、上記第１デコークにおける動作コー
   ドの解読に応答して、上記ブランチ・アドレス・レジス
   タの内容を上記命令記憶装置へ転送するため、入力の１
   つを上記ブランチ・アドレス・レジスタへ接続され、上
   記第１デコーダは、上記命令記憶装置からアクセスされ
   たブランチ命令の動作コードに応答して、上記ブランチ
   ・アドレス・レジスタの内容が上記マルチプレクサを介
   して上記命令記憶装置のアドレス入力へ転送されるのを
   制御し、かつ上記シーケンシャル・アドレス・レジスタ
   にあるアドレスが上記スタック・レジスタへロードされ
   るのを制御し、上記第２デコーダは、上記ブランチ命令
   の動作コードに応答して、上記スタック・レジスタの内
   容が上記ブランチ命令の動作コードによつて指定された
   ブランチ動作からのリターン・アドレスとして上記デー
   タ記憶装置へ記憶されるようにするため、上記ポインタ
   装置の増加又は減少を制御し、かつ上記ポインタ装置の
   内容が、上記アドレス・レジスタへ、上記命令アドレス
   ・スタックの記憶ロケーションのアドレスとして出力さ
   れるのを制御することを特徴とする命令ブランチ機構。 発明の詳細な説明Ｉ本発明の分野 本発明は一般的にはデータ処理システムに関し、具体的
   には貯蔵プログラム型データ・プロセ″フサの命令機構
   に関する。 ■ 本発明の背景 コンピュータ命令は実行されるべき動作の指定であり、
   動作が実行される１つ又はそれ以上のアドレス、結果の
   ロケーションを示すアドレス、シーケンス中の次の命令
   のアドレスを含んでよい。 これらの指定又はアドレスは暗黙的に限定されてよい。
   即ち、次の命令ロケーションを指定する場合、マシンは
   命令が順次に並んでいるものと仮定する。この場合、次
   の命令は現命令のロケーションの次のアドレスに含まれ
   るものと仮定される。現命令のアドレスは、シーケンシ
   ャル●アドレス・レジスタ（ＳＡＲ）と呼ばれるレジス
   タに保存されている。命令の実行中、ＳＡＲは１アドレ
   ス単位だけ前進される。ＳＡＲを使用する全てのシステ
   ムにおいて、例えばサブルニチンを実行するため、プロ
   グラム中の或る地点で初期値を設定しまたそれを変更す
   る機構が設けられていなければならない。 この機構は、ブランチ機構と呼ばれる特殊の命令機構で
   ある。ブランチ命令には２種の基本的な種類がある。即
   ち、スタッキングを伴うブランチ命令と、スタッキング
   を伴わないブランチ命令である。これら２つのブランチ
   命令は、Ｓ，ＡＲの次のシーケンシャルなアドレスの代
   りに新しい値を設定し、命令の新しいシーケンスのロケ
   ーションの開始点を限定する。スタッキングを伴う命令
   は、元の命令シーケンスが変更される前に、次のシーケ
   ンシャルな命令アドレスをＬＩＦＯスタック●メモリに
   記憶させ、サブルーチンを実行するために使用されるこ
   とができる。これは、記憶されたアドレスにおいて、シ
   ステムを元のシーケンスへ戻す。定義としては、ブラン
   チ命令とは、本明細書において、スタッキング動作を伴
   うブランチ命令を意味するものとする。ブランチ命令に
   続くサブルーチン動作の完了後、プログラムは、ブラン
   チの出発点となつた元の命令シーケンス中の地点へ戻ら
   ねばならない。 これは１リターン命令ョによつて実行される。プログラ
   ムが戻るべき命令アドレスは、ブランチ命．令が実行さ
   れた時点で記憶されねばならない。いくつかの連続した
   ブランチ命令を可能とするため、後人れ先出し（ＬＩＦ
   Ｏ）命令アドレス・スタックが、それらのリターン●ア
   ドレスを記憶するため設けられねばならない。バイブラ
   イン命令アーキテクチヤーのために命令アドレス・スタ
   ックを設ける通常の方法は、命令バイブラインの最初の
   ステージに大型の専用レジスタ・ファイルを設けること
   である。 何故ならば、最初のステージは実行順序を決定するステ
   ージだからである。しかし、大型集積回路の出現と共に
   、プロセッサの命令処理兼算術回路を単一の集積回路チ
   ップの上に集積することによつて、単位当りコストのか
   なりの節減が得られる。しかし、データ記憶及び命令記
   憶などの大量記憶機能は、別個のメモリ・チップで実行
   されねばならない。何故ならば、プロセッサ・チップ上
   の利用可能領域には制限があるからである。命令パイプ
   ラｊインの第１ステージで即時にアクセス可能なリター
   ン・アドレスの記録を維持するのは望ましいとは言え、
   そのような大量記録機能を、命令及び演算処理エレメン
   トを含む同一の集積回路チップ上に含ませることは容易
   でない。しかし、データ記一憶機構にリターン・アドレ
   ス記憶機能を包含させることは、データ記憶機構が同一
   の集積回路チップ上に設けられているとしても、先行技
   術では達成され得なかつた。何故ならば、リターン命令
   が第１ステージによつて読出された後、いくつかのマシ
   ン・サイクル又は位相が経過するまで、リターン・アド
   レスはデータ記憶機構からアクセスされ得なかつたから
   である。ＬｌＦＯスタックをデータ処理システムのデー
   タ記憶機構へ格納することは新しい思想ではない。 例えば、米国特許第４０４１４６鏝（特公昭５５−４３
   １３６号）は、データ記憶機構でＬＩＦ′Ｏスタックを
   使用することにより、サブルーチン●リンケージを実行
   する方法を説明している。上記米国特許は、シーケンシ
   ャル位相命令バイブラインについて解決されるべき問題
   である、同時バイブライン命令実行の問題を考慮してい
   ない。上記米国特許は、データ記憶機構中のスタックの
   アクセスを命令によつて行わせる。これは、必然的に、
   命令バイブライン中の命令のスループットを低下させる
   。■ 本発明の目的本発明の目的は、データ・プロセッ
   サにおける命令実行バイブラインのために、改善された
   シーケンス命令機構を与えることである。 本発明の他の目的は、電力消散を低下させた、集積回路
   チップ上に完全に格納されたデータ・プロセッサのため
   の改善されたバイブライン命令機構を提供することてあ
   る。 本発明の他の目的は、データ・プロセッサのための命令
   バイブライン機構において、ブランチ又はリターン動作
   を実行するため、未使用の命令位相を利用することであ
   る。 本発明の他の目的は、通常、命令フエツチ・マシン・サ
   イクルに続くマシン・サイクルでアクセスされるデータ
   記憶機構中に置かれた命令スタック中のリターン●アド
   レスヘアクセスすることのできるプロセッサを提供する
   ことである。 本発明の他の目的は、バイブラインの効率を低下させる
   ことなく、複数位相命令バイブラインによつてアクセス
   される同一のデータ記憶装置によつて、データ記憶機能
   と命令スタッキング機能を実行させることである。 ■ 本発明の要約 上記の目的は、本明細書に開示される本発明によつて達
   成される。 本明細書で開示されるデータ●プロセッサのための命令
   バイブラインにおいて、命令実行は次のような一連の位
   相で実行される。即ち、これらの位相は、命令記憶機構
   から命令をフエツチし、フエツチされた命令からデータ
   記憶アドレスを計算し、計算されたアドレスに基きデー
   タ記憶機構にアクセスして、データ●オペランドを獲得
   し、フエツチされた命令に従つて、アクセスされたデー
   タ上で論理演算動作を実行する位相を含む。ブランチ及
   びリターン命令は、データ記憶機構中にリターン・アド
   レス・スタックを設けることによつて実行可能にされる
   。データ記憶機構は、ブランチ動作が完了した後に、リ
   ターンされるべき次の命令記憶アドレスを記憶する。デ
   ータ記憶機構中の命令アドレス・スタックは、バイブラ
   インの効率を低下させることなく、いくつかの命令実行
   位相が経過するまで、バイブラインの命令フエツチ●ス
   テージによつて直接にアクセスされることができないの
   で、バイブラインの命令フエツチ・ステージにスタック
   ●レジスタが設けられる。このスタック・レジスタは、
   命令アドレス●スタックのトップに現在置かれている命
   令記憶アドレスの重複情報を含む。命令フエツチ・ステ
   ージでリターン命令が現われると、命令記憶機構中でリ
   ターンされるべき次の命令のアドレスは、バイブライン
   中の流れを中断させることなく、即時に利用可能となる
   。命令フエツチ・ステージとデータ記憶アクセス・ステ
   ージの間のバイブライン・ステージに置かれたスタック
   ・ポインタは、バイブライン中の未使用の命令位相を利
   用して、データ記憶アクセス・ステージで、命令アドレ
   ス・スタックから次に利用可能な命令記憶アドレスを読
   出させ、それを次のリターン命令に対する準備としてス
   タック・レジスタヘロードさせる。こうして、データ記
   憶機能及び命令スタッキング機能は、バイブラインの効
   率を低下させることなく、複数位相命令バイブライン中
   の中間ステージによつてアクセスされる同一のデータ記
   憶装置によつて実行される。追加的利点として、データ
   記憶機構中のアドレス●スタックの区分サイズが小さく
   なり、節約されたスペースがデータ記憶に使用すること
   ができる。■ 実施例の説明 本明細書において、データ・プロセッサのための命令バ
   イブラインが開示される。 この命令バイブラインにおいて、命令実行は一連の位相
   中で実行される。これらの位相は、命令記憶機構から命
   令をフエツチし、フエツチされた命令からデータ記憶ア
   ドレスを計算し、データ記憶機構の計算されたアドレス
   にアクセスして、データ●オペランドを獲得し、フエツ
   チされた命令に従つて、アクセスされたデータ上で理論
   又は演算動作を実行する位相を含む。ブランチ及びリタ
   ーン命令は、データ記憶機構中にリターン●アドレス●
   スタックを設けることによつて実行可能にされる。リタ
   ーン・アドレス・スタックは、ブランチ動作が完了した
   後にリターンされるべき次の命令記憶アドレスを記憶す
   る。データ記憶機構中の命令アドレス・スタックはバイ
   ブラインの効率を低下させることなく、いくつかの命令
   実行位相が経過するまで、バイブラインの命令フエツチ
   ●ステージによつて直接にアクセスされ得ないので、バ
   イブラインの命令フエツチ●ステージにスタック●レ１
   ジスタが設けられる。このスタック・レジスタはミ命令
   アドレス●スタックのトップに現在置かれている命令記
   憶アドレスの重複情報を含む。命令フエツチ・ステージ
   にリターン命令が現われると、命令記憶機構においてリ
   ターンされるべき次の命令のアドレスが、バイブライン
   中の流れを中断させＬることなく、即時に利用可能とな
   る。命令フエツチ●ステージ及びデータ記憶アクセス●
   ステージの間のバイブライン●ステージに置かれたスタ
   ック・ポインタは、バイブライン中の使用しない命令位
   相を利用し、データ記憶アクセス・ステージで、命令ア
   ドレス・スタックから次に利用可能な命令記憶アドレス
   を読出させ、それを次のリターン命令の準備としてスタ
   ック●レジスタにロードさせる。このようにして、デー
   タ記憶機能及び命令スタッキング機能が、バイブライン
   の効率を低下させることなく、複数位相命令バイブライ
   ン中の中間ステージによつてアクセスされる同一のデー
   タ記憶装置によつて実行される。リアルタイム信号プロ
   セッサ（ＲＳＰ）は、１６ビット●データ●フロー及び
   ２４ビット命令セットを有する単一オペランド汎用プロ
   セッサである。 このプロセッサは、信号処理アルゴリズムを実行するた
   め特別に適合化される。ＲＳＰは、高効率及び高電力回
   路を必要としないで、最大処理スループットを達成すべ
   く設計されたバイブライン命令装置である。そのアーキ
   テクチヤーは、可変精度乗算及び３２ビット除算を含む
   算術、論理、制御命令の完全なレパートリーを含む。メ
   モリを除いた全体のプロセッサは、第１図に示されるよ
   うに、単一のＶＬＳＩチップ５の上に設けられる。ＲＳ
   Ｐ命令セットは、１サイクルで演算機能を実行する命令
   てある（乗算、除算、左方シフトを除く）。 その場合、オペランドの１つはデータ・ストア（データ
   記憶機構）８に含まれ、他のオペランドは第３図に示さ
   れるスタック・レジスタ（ローカル・レジスタ）１８に
   含まれる。結果はローカル・レジスタに戻される。その
   ような命令を実行するため、実行されねばならない４つ
   の個別的機能は次のとおりである。（１）命令のフエツ
   チ （２）データ記憶動作のための実効アドレスの形成（３
   ） データ記憶アクセスの実行（４）演算動作の実行及
   び結果のロード 任意の１つのそのような命令について、上記の４つの機
   能が順次に実行されねばならない。 バイ．プライン化命令の概念は、命令のこの特性を利用
   する。ＲＳＰのアーキテクチヤーは、各機能へハードウ
   ェアの個別的領域を割当てる。４つの機能の１つを実行
   するステージが１つの命令の上で動作している間、他の
   ステージは同時に他の命令の上一で動作するように使用
   されてよい。 ある命令上の動作の実行は、その命令の位相と呼ばれる
   。命令の位相１は、命令のフエツチである。位相２は、
   実効アドレスの発生である。位相３は、データ・メモリ
   のアクセスである。位相４は、演算機能の実行である。
   ハードウェア・ステージは、４つの異つた命令について
   同時に４つの位相を実行する。ＲＳＰは単一のチップ５
   の上に設けられるので、チップ上のスペースが貴重とな
   る。 従つて、データ・ストア（データ記憶機構）８及び命令
   ストア（命令記憶機構）６の大量記憶機能は、チップ５
   によつてアクセスされる別個のメモリ・チップに”よつ
   て実行される。ブランチ命令のためにリターン●アドレ
   スの記録を維持するため、６４のアクセス容量を有する
   ＬＩＦＯ記憶機構が必要である。 この記憶機構は、命令バイブラインの第１ステージによ
   つて即時にアクセス可能でなければならない。しかし、
   そのような大量記憶機構をチップ５の上で実行すること
   は、広いチップ領域を使用し、過度の電力を消散する。
   他方、データ・ストア８でリターン・、アドレスＬＩＦ
   Ｏ記憶機構を実行することは、不適当であると考えられ
   る。何故ならば、リターン・アドレスは、バイブライン
   ●スループットを低下させることなく、リターン命令が
   第１ステージによつて読出されるまで、データ・ストア
   からアクセスされ得ないからである。この問題は、本発
   明によつて次のように解決される。アドレス・シーケン
   ス●コントロールは、第５図に示されるように６４レベ
   ル・スタック１０を含む。スタック１０はデータ・スト
   ア８に置かれる（メモリ・ロケーション０−６３）。ス
   タック１０のトップに書込まれた値は、１命令フエツチ
   及びシーケンス制御ョステージ１に置かれた単一の１６
   ビット●ハードウェア●スタック●レジスタ１８に保持
   される。６ビット・スタック・ポインタ（ＳＰ）２８（
   第４図）によつてアドレスされるスタック１０は、６４
   レベルのサブルーチン及び割込ルーチンをネストにする
   ことを許す。 スタックに影響を与える命令は、１無条件ブランチ及び
   スタックＪ（ＢＳ）、１リターンョ（ＲＥＴ）、１リタ
   ーン及び割込能動ョ（ＲＥＴＥＮＡＢＬＥ）である。マ
   スクされない割込みもまたスタックに影響を与える。？
   命令は、次のシーケンシャル●アドレス（ＳＡＲｌ６（
   第３図）の値）を位相２の終りにスタック●レジスタ１
   ８へ書込ませ、次いでその命令のオペランドａによつて
   指定された命令アドレスへ無条件ブランチを実行する。 更に、それは、位相２の終りまでに、第４図に示される
   スタック・ポインタ２８を１だけ増加させ（ＳＰ＝ＳＰ
   ＋１）、位相３で、ＳＡＲｌ６の値を、スタック・ポイ
   ンタ２８によつて指定されるスタック１０のアドレスへ
   書込む。このようにして、スタック・ポインタ２８は、
   常にスタック１０のトップのアドレスを含む。リターン
   （ＲＥＴ）型命令は、スタック・ポインタ２８によつて
   指定されたアドレス（即ちスタックのトップ）の内容を
   、次の命令のアドレスとして使用させる。 この値はスタック・レジスタ１８（第３図）に保持され
   ているので、それは次のサイクルで使用可能となる。位
   相２で、スタック・ポインタ２８は１だけ減少されて（
   ＳＰ＝ＳＰ一１）、スタック１０の次の値を指定するよ
   うにされ、次いでその命令の位相３で、その値がスタッ
   ク１０から読出されて、ＲＥＴ型命令の位相３の終りで
   スタック●レジスタ１８へロードされる。これにより、
   スタック１０から読出されたばかりのリターン●アドレ
   スが、前のＲＥＴ型命令から少なくとも１命令だけ離れ
   て生じる後のＲＥＴ型命令によつて使用可能となる。何
   故ならば、スタック１０を読出し、位相３でその値をス
   タック●レジスタ１８へロードした最初のＲＥＴ型命令
   は、スタック・レジスタ１８を更新する時間を有するか
   らてある。このようにして、チップ５は、ＬＳＩ装置上
   で余分のチップ領域を占めることなく、スタック１０を
   直ちにその命令フエツチ・ステージ１で利用可能とする
   ことができる。 これは、実際にはデータ・ストア８の区分された領域に
   置かれているスタック１０へアクセスするため、ブラン
   チ及びリターン動作の間、ＲＳＰ命令バイブラインの使
   用さ−れない第２及び第３ステージを利用することによ
   つて達成される。第１図に示されるように、貯蔵プログ
   ラム式データ●プロセッサはチップ５の上に形成され、
   これは４つのタイム●シーケンシャル●ステージを含む
   バイブライン式命令機構を有する。 第１のステージ１は命令のシーケンシング及びフエツチ
   に使用され、第２のステージ２はデータ・ストア●アド
   レス発生に使用され、第３のステージ３はデータ・スト
   ア・アクセスに使用され、第４のステージ４は演算実行
   に使用される。これらのステージは、各々が動作コード
   及びオペランドを含む連続した命令の上で重複モードで
   動作する。これらの命令は、チップ５の外にあるデータ
   ●ストア８からアクセスされたデータ上で演算動作を実
   行するため、チップ５の外にある命令ストア６からアク
   セスされる。改善された命令ブランチ機構が第３図、第
   ４”図、第５図に詳細に示される。 第５図の後人れ先出し命令アドレス・スタック１０は、
   命令ストア６のためにアドレスを記憶するため、データ
   ・ストア８の区分された領域中に設けられる。第３図の
   命令アドレス・マルチプレクサ１２はステージ１に置か
   れ、その出力１３を命令ストア６のアドレス入カへ接続
   される。マルチプレクサ１２は命令アドレスを命令スト
   ア６へ入力するための複数の入力を有する。第３図の命
   令アドレス増加器１４がステージ１に設けられ、その入
   力をマルチプレクサ１２の出力１３へ接続され、その出
   力をシーケンシャル●アドレス●レジスタ１６を介して
   、マルチプレクサ１２の入力の１つへ接続される。それ
   は、命令ストア・アドレスを単位置だけ順次に増加する
   ためである。第３図のスタック●レジスタ１８はステー
   ジ１に設けられ、その入力をマルチプレクサ（ＭＵＸ）
   を介して、シーケンシャル●アドレス●レジスタ１６の
   出力又はデータ●ストア８にあるスタック１０から来る
   出力１７へ選択的に接続される。 それは、増加器１４から出力された最後の命令ストア●
   アドレス又はデータ●ストア８のスタック１０から線１
   ７を介して出力された最後の命令ストア・アドレスを記
   憶するためである。更にスタック・レジスタ１８は、そ
   出力をマルチプレクサ１２の入力又は線１９を介してデ
   ータ・ストア８にある命令アドレス・スタック１０へ選
   択的に接続される。スタック・レジスタ１８は単一のア
   ドレスのみを記憶する。第３図の命令シーケンシング●
   デコーダ（シーケンシング・コントロール）２０はステ
   ージ１にあり、その入力を命令ストア６の出力７へ接続
   され、その出力２１をマルチプレクサ１２へ接続される
   。 それは、命令ストア６のアドレス入力１３を、マルチプ
   レクサ１２を介して、シーケンシヤル●アドレス●レジ
   スタ１６の出力又はスタック・レジスタ１８の出力のい
   ずれか選択的に接続するように制御するためである。そ
   の制御は、線７を介して命令ストア６からアクセスされ
   た最後の命令ワードの動作コードに応答して実行される
   。マルチプレクサ１２は、その複数の入力の１つを命令
   ストア６の出力７へ接続させることができる。 それは、命令ストア６からアクセスされた最後の命令の
   オペランドを、関連した動作コードが命令シーケンシン
   グ・デコーダ２０でデコードされたことに応答して、命
   令ストア６へ無条件ブランチ・アドレス入力として選択
   的に転送するためである。第４図のデータ●ストア●ア
   クセシング●デコーダ２２はステージ２に置かれ、命令
   ストア６の出力へ接続される入力７を有する。 それは、命令ストア６からアクセスされた最後の命令か
   ら来た動作コードをデコードするためである。第４図の
   データ●ストア●アドレス発生器２４はステージ２に置
   かれ、命令ストア６の出力へ接続された入力７、データ
   ●ストア●アクセシング●デコーダ２２へ接続された制
   御入力２５、関連した動作コードがデータ・ストア・ア
   クセシング・デコーダ２２でデコードされたことに応答
   して、最後にアクセスされた命令ワードのオペランドか
   らデータ・ストア８のアドレスを選択的に発生する出力
   ２６を有する。第４図のスタック●ポインタ２８はステ
   ージ２に置かれ、データ・ストア・アクセシング・デコ
   ーダ２２へ接続された制御入力２５、データ・ストア●
   アドレス値を選択的に増加又は減少して、データ●スト
   ア８のスタック１０に記憶された最後の命令アドレスに
   アクセスするための出力２９を有する。第５図のデータ
   ●ストア●アドレス・レジスタ．３０はステージ３に置
   かれ、その入力をデータ・ストア・アドレス発生器２４
   の出力２６へ接続され、その出力をデータ・ストア８の
   アドレス入力へ接続される。 それはデータ・ストア８のロケーションにアクセスする
   ためである。ブランチ動作において、命令シーケンス●
   デコーダ２０は、関連したブランチ動作コードに応答し
   て、無条件ブランチ命令のオペランドがマルチプレクサ
   １２を介して命令ストア６のアドレス入力１３へ転送さ
   れるのを選択的に制御し、シーケンシャル・アドレス・
   レジスタ１６が単位置だけ増加されるのを選択的に制御
   し、関連したブランチ動作コードに応答してシーケンシ
   ャル・アドレス・レジスタ１６の内容をスタック・レジ
   スタ１８へロードし、関連したブランチ動作コードに応
   答してスタック・レジスタ１８の内容が線１９を介して
   データ・ストア８のデータ入力３２へ非破壊的に出力さ
   れるのを選択的に制御する。 デー“”夕・ストア●アクセシング・デコーダ２２は、
   ブランチ動作コードに応答して、スタック●ポインタ２
   ８が単位置だけ増加され、かつその内容がデータ●スト
   ア●アドレス●レジスタ３０へスタック１０のロケーシ
   ョン・アドレスとして出力されるのを選択的に制御する
   。それは、スタック●レジスタ１８の内容を、ブランチ
   動作コードで指定されたブランチからのリターン●アド
   レスとして記憶するＡめである。上記のブランチ動作に
   おいて、ステージ１の命令シーケンシング・デコーダ２
   ０は、ブランチ命令が発生すると第１位相でその制御動
   作を実行する。 ステージ２のデータ・ストア●アクセサング・デコーダ
   ２２は、第１位相に続く第２位相でその制御動作を実行
   する。ステージ３にあるデータ●ストア●アドレス・レ
   ジスタ（ＤＳＡＲ）３０は、命令アドレス・スタック１
   ０のロケーシヨンヘアクセスし、データ・ストア８は、
   第２位相に続く第３位相でスタック●レジスタ１８の内
   容をそこに記憶する。このようにして、他の場合に使用
   されないステージ２及び３がブランチ動作の間に使用さ
   れて、チップ５に置かれていない命令スタック１０がア
   クセスされる。前のブランチ動作からのリターン動作に
   おいて、ステージ１の命令シーケンス・デコーダ２０は
   、第１位相の間、リターン命令に応答して、スタック●
   レジスタ１８の内容がマルチプレクサ１２を介して命令
   ストア６のアドレス入力１３へ転送されるのを選択的に
   制御する。 ステージ２のデータ●ストア●アクセシング●デコーダ
   ２２は、第１位相に続く第２位相の間、リターン命令の
   動作コードに応答して、スタック・ポインタ２８が単位
   置だけ減少されるのを制御し、かつデータ・ストア８の
   スタック１０に記憶された最後の命令アドレスにアクセ
   スするため、ステージ３でスタツク●ポインタ２８の内
   容がデータ●ストア●アドレス・レジスタ３０へ出力さ
   れるのを制御する。ステージ１の命令シーケンシング●
   デコーダ２０は、第２位相に続く第３位相で、データ・
   ストア８のスタック１０からアクセスされた最後の命令
   アドレスが、線１７を介してスタック・レジスタ１８へ
   ロードされるのを選択的に制御する。このようにして、
   スタック１０が第３位相までデータ・ストア８でアクセ
   スされ得ない時でも、リターン命令が前のリターン命令
   から少なくとも１サイクル遅れて生じた場合、命令スト
   ア６にアクセスするためリターン・アドレスを使用する
   ことができる。以下の説明は、リアル●タイム信号プロ
   セッサのいくつかのエレメントを詳細に説明したもので
   ある。 命令シーケンシング兼フエツチ・ステージ（位相１）第
   ３図に示されるステージ１は、命令実行の位相１のみを
   実行する。 このステージにおいて、前の命令の８ビット動作コード
   がデコードされ、現命令のアドレスがプロセッサ中の条
   件コード及び前命令の動作コードのデコード結果に基い
   て決定され、現命令が命令ストア６からフエツチされる
   。プログラム・カウンタの値（即ち、現命令のアドレス
   ）は、シーケンシャル・アドレス・レジスタ１６にある
   アドレス又は多数のブランチ・アドレスの１つから選択
   される。 アドレス選択はプログラム及び／又は割込制御の下て行
   われる。全ての場合、ブランチングを１つの命令サイク
   ルで起すようにするため、現命令のアドレスは全面的に
   命令実行の位相１の間に決定される。アドレス発生ステ
   ージ（位相２） 命令実行の第２位相で、有効なデータ・ストア●アドレ
   スが、データ・ストア８のアクセスを必要とする命令に
   ついて計算される。 命令の１６ビット●オペランド・フィールドＲａＪは、
   第４図に示されるアドレス発生ステージ２へ通される。
   次いで、データ・ストア動作の実効アドレスは、命令に
   従つて４つの関数の１つに基いて形成される。実効アド
   レスの４つの種類は次のとおりである。（１）ａ
   直接メモリ （２）ａ＋Ｂ オフセット●メモリ（３）ａ＋
   Ｘｉｉ＝１、２ インデックスされたメ
   モリ（４）Ｍ（Ａ．．ＸｉＮＢ）ｉ＝１、２
   マスクされたメモリここで、Ｂはベース●
   レジスタ、Ｍはマスク●レジスタ、Ｘｉはインデックス
   ・レジスタ（１＝１、２）、Ｍ（Ａ．ｓＸｉ，，Ｂ）は
   循環バッファ動作のために使用されるマスク機能である
   。 各種の信号データ構造に対して有効な制御を実行するた
   め、実効アドレスの形成に使用されるレジスタ（即ちＸ
   ｌ，Ｘ２，Ｗｌ，Ｗ２）を更新する多数のレジスタが設
   けられている。 これらの命令は、データ・ストア動作を伴わない限り、
   第２位相で実行を完了する。データ・ストアの書込みは
   第３位相で完了する。データ・ストア８を読出す動作は
   、位相３で読出動作及びステージ２のレジスタ更新を実
   行し、更新されたレジスタは次のサイクル（位相）で利
   用可能となる。データ書込動作については、実効アドレ
   スはステージ２論理によつて発生され、位相３における
   アクセスの準備のため位相２の終りにデータ●ストア●
   アドレス・レジスタ３０へ送られる。データ・ストア・
   ステージ（位相３） 命令実行の位相３で（メモリ・アクセス位相）、データ
   ・ストア８は実効アドレスでアクセスされる。 アドレス発生ステージ２は、前のサイクル（位相）で計
   算された実効アドレスを、現位相で使用するため、第５
   図のデータ・ストア・ステージ３へ送る。読取り動作に
   ついては、データ・ストア出力が、前の命令の動作コー
   ドによつて指定された適当なレジスタヘロードされる。
   これは、位相４における使用準備のため、その命令の位
   相３の完了時になされる。或る種の命令はオペランドを
   求めてデータ●ストア８にアクセスせず、位相４の演算
   に関与するため即値オペランドを必要とする。この場合
   、データ・ストア・ステージ３は、命令オペランドＲａ
   ．Ｊをステージ２からステージ４へ通す通路を設定する
   。それは、その命令の位相４でＲａＪを使用するためで
   ある。命令の首尾一貫した実行を維持するため、４つの
   全ての位相の実行は相互に固定した関係になければなら
   ない。このため、外部装置がデータ・ストア８へのアク
   セスを要求する時、それはＩ／０論理３４を通して行な
   い、バイブラインの全体がストップされねばならない。
   このプロセスはサイクル・スチール動作と呼ばれる。デ
   ータ・ストア８に対するＩ／Ｏアクセスはサイクル・ス
   チール動作を生じ、これは１マシン・サイクルだけバイ
   ブラインの実行を遅らせる。４つの全ての位相／ステー
   ジが遅延される。 演算ステージ（位相４） 命令実行の第４（最後の）位相で、演算ステージ４は命
   令で限定された実際の演算動作を実行する。 演算動作セット中の大部分の命令は、演算ステージ４の
   単一サイクルで実行される。しかし、乗算、除算、及び
   左方シフトの各命令は、それが完了するのにこのステー
   ジの複数の実行を必要とする。乗算命令は８サイクルま
   でを必要とし、除算命令は１７サイクルを必要とし、左
   方シフト命令はシフト．カウント０−３１より１つだけ
   多いサイクルを必要とする。これらの命令の場合、命令
   実行の最初の３つのステージ／位相１，２，３は１凍結
   ョされ、その間に、現命令のステージ４が、その命令が
   完了するまで実行を許される。１／Ｏステージ３４の機
   能は２つの種類に分けることがてきる。 それらは直接１／０と外部制御１／０てある。次の説明
   は各機能を簡単に説明したものである。（１）直接１／
   ０ これにより、プロセッサは、単一のワードをプログラム
   制御の下て外部装置から入力したり外部装置へ出力した
   りすることができる。 （２）外部制御１／０ これにより、外部装置は、その制御の下で、直接にＲＳ
   Ｐを読出したりＲＳＰへ書込んだりすることができる。 他のＲＳＰ機構ＲＳＰ中に設けられた他の機構は、リア
   ル・タイム●クロック、全てのレジスタにスキャン●イ
   ン／スキャン●アウトを実行しかつＲＳＰにラッチする
   ことができるメインテナンス●インターフェイス、及び
   １組の機能指令を出すことによつて、外部装置がＲＳＰ
   を制御できるようにするＩ／０インターフェイスを含む
   。 バイブライン動作の例 命令バイブラインの２つの例が第２図に示される。 例１は実行されている単一の命令を示す。位相１から位
   相４までは、４つのハードウェア・ステージによつて命
   令上で実行される４つの機能を表わす。サイクルはマシ
   ン・サイクルを意味する。この例における命令ＲＡＺＺ
   ，．ａ（Ｍ１）Ｊはマスクされたメモリ・ロケーション
   Ｍ（ＡｌＸｌ、Ｂ）の内容をＺレジスタの内容へ加え、
   その合計をＺレジスタへ置く。命令オペランドＲａＪは
   レジスタＸ１、Ｂ，．Ｍによつて修正され、ステージ２
   でマスクされた実効アドレス（Ｅａ）＝”Ｍ（Ａ．．Ｘ
   ｌ、Ｂ）が形成され、ストレージ・ロケーションがステ
   ージ３でアクセスされる。合計は、ステージ４で、形成
   され宛先レジスタヘロードされる。例２は、次の同作シ
   ーケンスを実行する命令のセットを示す。 （１）ＲＬＺａｌ（Ｍ１）Ｊ これは、マスクされたメ
   モ リ ロケーションＭ（ＡｌｌＸｌ、
   Ｂ）をＺレジスタヘロ ードする。 （２）ＲＭＺ，．ａ２（Ｍ１）ョ これはマスクされた
   メ モリ●ロケーションＭ（Ａ２、
   Ｘ１、Ｂ）の内容をＺレジス
   タへ加え、その結果をｚレジ スタへ
   置く。 （３）ＲｓＴｚａ３（Ｍ１）Ｊ これはＺレジスタの内
   容 をマスクされたメモリ●ロケ
   ーシヨンＭ（Ａ３、Ｘ１、Ｂ）
   に記憶する。 （４）ＲＢａ４Ｊこれは命令アドレス（Ａ４）ヘブラ
   ンチする。 ＲＳＬ■命令の第３ステージが結果を移動させるため記
   憶動作を実行する前に、バイブラインのステージ４がＲ
   ＡｚＪ命令を完了できるように、ノー・オペレーション
   命令ＲＮＯｐＪが命令バイブライン中に挿入される。 使用されないサイクルは、命令バイブライン中でその時
   間的位置を保持する。