JPH079648B2 - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
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- JPH079648B2 JPH079648B2 JP1306364A JP30636489A JPH079648B2 JP H079648 B2 JPH079648 B2 JP H079648B2 JP 1306364 A JP1306364 A JP 1306364A JP 30636489 A JP30636489 A JP 30636489A JP H079648 B2 JPH079648 B2 JP H079648B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G—PHYSICS
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- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
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- G—PHYSICS
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- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、集積形の半導体装置及びシステム、特にマイ
クロプロセッサ・システム、マイクロコンピュータ装置
及びマイクロプロセッサ装置に関し、更に詳細には、単
一チップ・マイクロコンピュータ形式の高速度の小形化
された電子的ディジタル信号処理システムの特徴に関す
る。
クロプロセッサ・システム、マイクロコンピュータ装置
及びマイクロプロセッサ装置に関し、更に詳細には、単
一チップ・マイクロコンピュータ形式の高速度の小形化
された電子的ディジタル信号処理システムの特徴に関す
る。
従来の技術 マイクロプロセッサ装置は、米国特許第3,757,306号に
示されているように、「MOS/LSI」法によって製作され
る単一の半導体集積回路または「チップ」内に通例包含
されるディジタル・プロセッサのための中央処理装置す
なわちCPUである。この米国特許には、並列型演算／論
理ユニット（以下ALUともいう）、データ及びアドレス
のためのレジスタ、命令レジスタ及び制御デコーダを含
む単一チップ形８ビットCPUが示されており、上記諸部
材は全てフオン・ノイマン（Von Neuman）構造を用いて
相互接続されており、そして、データ、アドレス及び命
令のための双方向並列バスを使用している。米国特許第
4,074,351号には単一チップ「マイクロコンピュータ」
型の装置が示されており、該装置は、プログラム記憶の
ためのオンチップROM及びデータ記憶のためのオンチッ
プRAMとともよに４ビット並列ALU及びその制御回路を有
してハーバード（Harvard）構造に構成されている。マ
イクロプロセッサなる語は、通例、プログラム及びデー
タ記憶のために外部メモリを使用する装置を指し、一
方、マイクロコンピュータなる語は、プログラム及びデ
ータ記憶のためにオンチップROM及びRAMを有する装置を
指す。しかし、これら用語はまた互換的に用いられてお
り、本発明の若干の特徴については制限的なものではな
い。
示されているように、「MOS/LSI」法によって製作され
る単一の半導体集積回路または「チップ」内に通例包含
されるディジタル・プロセッサのための中央処理装置す
なわちCPUである。この米国特許には、並列型演算／論
理ユニット（以下ALUともいう）、データ及びアドレス
のためのレジスタ、命令レジスタ及び制御デコーダを含
む単一チップ形８ビットCPUが示されており、上記諸部
材は全てフオン・ノイマン（Von Neuman）構造を用いて
相互接続されており、そして、データ、アドレス及び命
令のための双方向並列バスを使用している。米国特許第
4,074,351号には単一チップ「マイクロコンピュータ」
型の装置が示されており、該装置は、プログラム記憶の
ためのオンチップROM及びデータ記憶のためのオンチッ
プRAMとともよに４ビット並列ALU及びその制御回路を有
してハーバード（Harvard）構造に構成されている。マ
イクロプロセッサなる語は、通例、プログラム及びデー
タ記憶のために外部メモリを使用する装置を指し、一
方、マイクロコンピュータなる語は、プログラム及びデ
ータ記憶のためにオンチップROM及びRAMを有する装置を
指す。しかし、これら用語はまた互換的に用いられてお
り、本発明の若干の特徴については制限的なものではな
い。
米国特許第3,757,396号及び第4,074,351号が最初に出願
された1971年以来、マイクロプロセッサ及びマイクロコ
ンピュータにおいて、これら装置の速度及び能力を増大
し、且つ、製造費を低減するために多くの改良が行なわ
れており、より小さい空間、即ちより小さいチップ大き
さ内により多くの回路及び機能を提供するようになって
きている。改良されたVLSI半導体処理及び写真食刻法に
より、より狭い線巾及びより高い解像度が可能となり、
回路密度の増大及びより高い速度が得られているが、回
路及びシステムの改良はまた、より小さいチップ大きさ
をもって増大した性能を得るという目標に寄与するもの
である。マイクロコンピュータにおけるこれら改良のう
ちのいくつかは、 米国特許第3,991,305号、第4,156,927号、第3,934,233
号、第3,921,142号、第3,900,722号、第3,932,846号、
第3,939,335号、第4,125,901号、第4,158,432号、第3,7
57,308号、及び第3,984,816号に開示されている。これ
ら米国特許に記載されている装置は、ハーバード構造で
あって４ビット型であり、計算器及び制御器への適用に
特に適する。
された1971年以来、マイクロプロセッサ及びマイクロコ
ンピュータにおいて、これら装置の速度及び能力を増大
し、且つ、製造費を低減するために多くの改良が行なわ
れており、より小さい空間、即ちより小さいチップ大き
さ内により多くの回路及び機能を提供するようになって
きている。改良されたVLSI半導体処理及び写真食刻法に
より、より狭い線巾及びより高い解像度が可能となり、
回路密度の増大及びより高い速度が得られているが、回
路及びシステムの改良はまた、より小さいチップ大きさ
をもって増大した性能を得るという目標に寄与するもの
である。マイクロコンピュータにおけるこれら改良のう
ちのいくつかは、 米国特許第3,991,305号、第4,156,927号、第3,934,233
号、第3,921,142号、第3,900,722号、第3,932,846号、
第3,939,335号、第4,125,901号、第4,158,432号、第3,7
57,308号、及び第3,984,816号に開示されている。これ
ら米国特許に記載されている装置は、ハーバード構造で
あって４ビット型であり、計算器及び制御器への適用に
特に適する。
この技術の発展に伴うマイクロプロセッサ及びマイクロ
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、1972年９月25日のエレクトロニクス
（Electronics）誌の第31頁ないし第32頁には、オンチ
ップROM及びRAMを有する４ビット・ＰチャネルMOS形の
マイクロコンピュータが示されており、このマイクロコ
ンピュータは米国特許第3,991,305号に類似したもので
ある。米国特許第3,757,306号のマイクロプロセッサに
類似する最も広く用いられている８ビット・マイクロプ
ロセッサの二つの例が、1974年４月18日のエレクトロニ
クス誌の第88頁ないし第95頁に（モトローラ（Motorol
a）6800型）、及び第95頁ないし第100頁に（インテル
（Intel）8080型）記載されている。6800型のマイクロ
コンピュータが1978年２月２日のエレクトロニクス誌の
第95頁ないし第103頁に記載されている。同様に、8080
型の単一チップ・マイクロコンピュータが1976年11月25
日のエレクトロニクス誌の第99頁ないし第105頁に示さ
れている。他の単一チップ・マイクロコンピュータであ
るモステック（Mostek）3872型が1978年５月11日のエレ
クトロニクス誌の第105頁ないし第110頁に示されてお
り、また6800型の改良型が1979年９月17日のエレクトロ
ニクス誌の第122頁ないし第125頁に開示されている。
「9900ファミリ・システムズ・デザイン」（9900Family
Systems Design）なる書名の書籍に記載されているパ
ーツ番号TMS 9900のような、ミニコンピュータ命令セッ
トを基礎とする16ビット・マイクロプロセッサが発展し
てきている。上記書籍は、米国、テキサス州77001、ヒ
ューストン市、M/S 6404、私書箱1443のテキサス・イン
スルトルメンツ社（Texas Instruments Incorprated）
から1978年に発刊されたものであり、米国議会図書館の
カタログ番号78−058005となっている。8080型から発展
した16ビット・マイクロプロセッサである8086型が1978
年２月16日のエレクトロニクス誌の第99頁ないし第104
頁に記載されており、また、68000型（6800型を基礎と
したもの）なる16ビット・マイクロプロセッサが、1978
年９月１日のエレクトロニック・デザイン（Electronic
Design）誌の第100頁ないし第107頁に、及びIEEEコン
ピュータ（IEEE Computer）誌、第12巻、第２号（1979
年）の第43頁ないし第52頁に記載されている。
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、1972年９月25日のエレクトロニクス
（Electronics）誌の第31頁ないし第32頁には、オンチ
ップROM及びRAMを有する４ビット・ＰチャネルMOS形の
マイクロコンピュータが示されており、このマイクロコ
ンピュータは米国特許第3,991,305号に類似したもので
ある。米国特許第3,757,306号のマイクロプロセッサに
類似する最も広く用いられている８ビット・マイクロプ
ロセッサの二つの例が、1974年４月18日のエレクトロニ
クス誌の第88頁ないし第95頁に（モトローラ（Motorol
a）6800型）、及び第95頁ないし第100頁に（インテル
（Intel）8080型）記載されている。6800型のマイクロ
コンピュータが1978年２月２日のエレクトロニクス誌の
第95頁ないし第103頁に記載されている。同様に、8080
型の単一チップ・マイクロコンピュータが1976年11月25
日のエレクトロニクス誌の第99頁ないし第105頁に示さ
れている。他の単一チップ・マイクロコンピュータであ
るモステック（Mostek）3872型が1978年５月11日のエレ
クトロニクス誌の第105頁ないし第110頁に示されてお
り、また6800型の改良型が1979年９月17日のエレクトロ
ニクス誌の第122頁ないし第125頁に開示されている。
「9900ファミリ・システムズ・デザイン」（9900Family
Systems Design）なる書名の書籍に記載されているパ
ーツ番号TMS 9900のような、ミニコンピュータ命令セッ
トを基礎とする16ビット・マイクロプロセッサが発展し
てきている。上記書籍は、米国、テキサス州77001、ヒ
ューストン市、M/S 6404、私書箱1443のテキサス・イン
スルトルメンツ社（Texas Instruments Incorprated）
から1978年に発刊されたものであり、米国議会図書館の
カタログ番号78−058005となっている。8080型から発展
した16ビット・マイクロプロセッサである8086型が1978
年２月16日のエレクトロニクス誌の第99頁ないし第104
頁に記載されており、また、68000型（6800型を基礎と
したもの）なる16ビット・マイクロプロセッサが、1978
年９月１日のエレクトロニック・デザイン（Electronic
Design）誌の第100頁ないし第107頁に、及びIEEEコン
ピュータ（IEEE Computer）誌、第12巻、第２号（1979
年）の第43頁ないし第52頁に記載されている。
これら従来の８ビット及び16ビットのマイクロプロセッ
サ及びマイクロコンピュータは、多重アドレス／データ
バスを有するフオン・ノイマン（Von Neumann）構造の
汎用処理装置であり、そのうちの若干は、ガタグ（Gutt
ag）、マクドナフ（McDonough）及びローズ（Laws）に
よる1980年11月24日出願の米国特許出願第209,915号、
またはヘイン（Hayn）、マクドナフ及びベレイ（Balla
y）による1981年４月13日出願の米国特許出願第253,624
号（いずれもテキサス・インストルメンツ社に譲渡され
ている）において、及びIEEEスペクトラム（IEEE Spect
rum）誌、1973年３月号の第28頁ないし第34頁にマクケ
ビット（Makevitt）及びベイリス（Bayliss）により、
または1979年12月の第11回年次マイクロプログラミング
研究会会報（Proceedings 11 th Annual Microprogramm
ing Workshop）にステインタ（Stintter）及びトレデニ
ック（Tredenick）によって記載されているように、マ
イクロコード式となっている。マイクロコーティング
は、最初1951年にウイルケス（Wilkes）が述べたもので
あり、命令語によって入れられるマイクロ命令シーケン
スを記憶するために制御ROMを用いる。プログラマは高
いレベルの機械語でプログラムを書く。従って、アセン
ブリ言語コード文の数を減らすことができ、従って、プ
ログラム作成費が低減する。
サ及びマイクロコンピュータは、多重アドレス／データ
バスを有するフオン・ノイマン（Von Neumann）構造の
汎用処理装置であり、そのうちの若干は、ガタグ（Gutt
ag）、マクドナフ（McDonough）及びローズ（Laws）に
よる1980年11月24日出願の米国特許出願第209,915号、
またはヘイン（Hayn）、マクドナフ及びベレイ（Balla
y）による1981年４月13日出願の米国特許出願第253,624
号（いずれもテキサス・インストルメンツ社に譲渡され
ている）において、及びIEEEスペクトラム（IEEE Spect
rum）誌、1973年３月号の第28頁ないし第34頁にマクケ
ビット（Makevitt）及びベイリス（Bayliss）により、
または1979年12月の第11回年次マイクロプログラミング
研究会会報（Proceedings 11 th Annual Microprogramm
ing Workshop）にステインタ（Stintter）及びトレデニ
ック（Tredenick）によって記載されているように、マ
イクロコード式となっている。マイクロコーティング
は、最初1951年にウイルケス（Wilkes）が述べたもので
あり、命令語によって入れられるマイクロ命令シーケン
スを記憶するために制御ROMを用いる。プログラマは高
いレベルの機械語でプログラムを書く。従って、アセン
ブリ言語コード文の数を減らすことができ、従って、プ
ログラム作成費が低減する。
本発明の要約 これに対して、本発明の特徴は、以降に説明する実施例
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなりの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置を異なってい
る。この本発明装置は、一般に、ハーバード構造を変形
した非マイクロコード式処理装置である。
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなりの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置を異なってい
る。この本発明装置は、一般に、ハーバード構造を変形
した非マイクロコード式処理装置である。
本発明の主目的は、改良された特徴を有するマイクロコ
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することにある。本発明の他の目的
は、能力を増強した高速度マイクロコンピュータを提供
することにある。
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することにある。本発明の他の目的
は、能力を増強した高速度マイクロコンピュータを提供
することにある。
概略説明すると、本発明の一実施例によれば、本発明の
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムROM及びデータRAMを有する単一チップ形マイクロコン
ピュータ装置を用いるリアルタイム・ディジタル信号処
理のためのシステムに含まれている。外部プログラムア
ドレスバスがあるので、操作符号を外部データバスによ
って復帰させた状態で、延長モードにおいてオフチップ
・プログラム取出しを行なうことができる。バス交換モ
ジュールにより、特殊の環境における別々の内部プログ
ラム及びデータバス相互間の転送ができる。内部バスは
16ビットであり、一方、ALU及びアキュムレータは32ビ
ットである。乗算回路が、ALUに対する32ビット出力を
もって、ALUと別に単一ステートの16×16乗算機能を行
なう。ALUに対する一つの入力が符号拡張をもって０な
いし15ビット・シフタを通過する。
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムROM及びデータRAMを有する単一チップ形マイクロコン
ピュータ装置を用いるリアルタイム・ディジタル信号処
理のためのシステムに含まれている。外部プログラムア
ドレスバスがあるので、操作符号を外部データバスによ
って復帰させた状態で、延長モードにおいてオフチップ
・プログラム取出しを行なうことができる。バス交換モ
ジュールにより、特殊の環境における別々の内部プログ
ラム及びデータバス相互間の転送ができる。内部バスは
16ビットであり、一方、ALU及びアキュムレータは32ビ
ットである。乗算回路が、ALUに対する32ビット出力を
もって、ALUと別に単一ステートの16×16乗算機能を行
なう。ALUに対する一つの入力が符号拡張をもって０な
いし15ビット・シフタを通過する。
本発明の新規な特徴及び特性は特許請求の範囲に記載し
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。
実施例 以下、具体的な実施例について詳細に説明する。
マイクロプロセッサ ここに説明するマイクロコンピュータ装置は、主として
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、１実施例では、マイクロコンピュ
ータは第１図に一般化した形式で示したシステムに使用
されている。そのシステムは、たとえば、音声通信シス
テム、音声分析システム、小型の“個人用”または“家
庭用”コンピュータ、単一ボード汎用マイクロコンピュ
ータ、ワードプロセッサ、ディスプレイとタイプライタ
形キーボードを備えているローカル処理能力を有するコ
ンピュータ端末装置、あるいはいろいろなタイプの多く
の応用のうちのひとつであってもよい。
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、１実施例では、マイクロコンピュ
ータは第１図に一般化した形式で示したシステムに使用
されている。そのシステムは、たとえば、音声通信シス
テム、音声分析システム、小型の“個人用”または“家
庭用”コンピュータ、単一ボード汎用マイクロコンピュ
ータ、ワードプロセッサ、ディスプレイとタイプライタ
形キーボードを備えているローカル処理能力を有するコ
ンピュータ端末装置、あるいはいろいろなタイプの多く
の応用のうちのひとつであってもよい。
このシステムは、後述する単一チップMOS/LSI中央処理
ユニット（以下CPUともいう）すなわちマイクロコンピ
ュータ10、プログラムまたはデータ記憶装置11、および
入出力装置すなわちI/O装置12を有している。
ユニット（以下CPUともいう）すなわちマイクロコンピ
ュータ10、プログラムまたはデータ記憶装置11、および
入出力装置すなわちI/O装置12を有している。
一般に、代表的なシステムのI/O装置12は、アナログ・
デジタル交換器および（または）デジタル・アナログ交
換器、モデム・キーボード、CRTディスプレイ、ディス
ク駆動装置等を有している。I/O装置12は汎用プロセッ
サに対する結合部を備えているものが多い。
デジタル交換器および（または）デジタル・アナログ交
換器、モデム・キーボード、CRTディスプレイ、ディス
ク駆動装置等を有している。I/O装置12は汎用プロセッ
サに対する結合部を備えているものが多い。
すなわち、マイクロコンピュータ10は、I/O装置12を介
してインタフェースされ、より大きなシステムにおける
付加プロセッサになる。マイクロコンピュータ10、プロ
グラムデータ記憶装置11およびI/O装置12は、２個のマ
ルチビット並列のアドレス・バスRAとデータ・バスＤ、
および制御バス13によって相互に連絡されている。マイ
クロコンピュータ10は適当な供給電圧と水晶入力端子を
有している。たとえば、マイクロコンピュータ10は単相
＋5Vの供給電圧Vddと接地Vssを用いており、マイクロコ
ンピュータ10の端子X1とX2には一定のシステム調時を制
御する水晶が接続されている。マイクロコンピュータ10
は20MHzの水晶入力をもつ非常に高速な装置であって、
ある実施例の場合、毎秒500万回の命令実行速度を備え
ている マイクロコンピュータ10は、デジタル・フィルタリン
グ、テレコミュニケーション・モデム（変調、復調）の
ための信号処理、線形予測コード（LPC）、音声信号の
データ圧縮、高速フーリエ交換、など大規模な逐次信号
処理問題に役立つことを特にねらっており、また、一般
に、検出信号発生、混合、位相トラッキング、角度測
定、フィードバック制御、刻時回復、相関、たたみ込み
あるいは合成（couvolution）等を含む集中的アナログ
システム機能のほとんどすべての計算に向いている汎用
マイクロコンピュータである。さらに、マイクロコンピ
ュータ10は、座標交換、定数係数をもつ線形微分方程式
の解、平均等など制御や信号処理のための計算要求と同
様な計算要求をもつ用途に対して使用できる。マイクロ
コンピュータ10は、後で説明するように、普通は、I/O
装置12を介して99000、8600あるいは86000などの汎用プ
ロセッサにインタフェースされ、処理システムを構成す
る。
してインタフェースされ、より大きなシステムにおける
付加プロセッサになる。マイクロコンピュータ10、プロ
グラムデータ記憶装置11およびI/O装置12は、２個のマ
ルチビット並列のアドレス・バスRAとデータ・バスＤ、
および制御バス13によって相互に連絡されている。マイ
クロコンピュータ10は適当な供給電圧と水晶入力端子を
有している。たとえば、マイクロコンピュータ10は単相
＋5Vの供給電圧Vddと接地Vssを用いており、マイクロコ
ンピュータ10の端子X1とX2には一定のシステム調時を制
御する水晶が接続されている。マイクロコンピュータ10
は20MHzの水晶入力をもつ非常に高速な装置であって、
ある実施例の場合、毎秒500万回の命令実行速度を備え
ている マイクロコンピュータ10は、デジタル・フィルタリン
グ、テレコミュニケーション・モデム（変調、復調）の
ための信号処理、線形予測コード（LPC）、音声信号の
データ圧縮、高速フーリエ交換、など大規模な逐次信号
処理問題に役立つことを特にねらっており、また、一般
に、検出信号発生、混合、位相トラッキング、角度測
定、フィードバック制御、刻時回復、相関、たたみ込み
あるいは合成（couvolution）等を含む集中的アナログ
システム機能のほとんどすべての計算に向いている汎用
マイクロコンピュータである。さらに、マイクロコンピ
ュータ10は、座標交換、定数係数をもつ線形微分方程式
の解、平均等など制御や信号処理のための計算要求と同
様な計算要求をもつ用途に対して使用できる。マイクロ
コンピュータ10は、後で説明するように、普通は、I/O
装置12を介して99000、8600あるいは86000などの汎用プ
ロセッサにインタフェースされ、処理システムを構成す
る。
好ましい実施例では、オンチップ・プログラムROM14お
よびデータRAM15を有するマイクロコンピュータについ
て説明するが、本発明のいくつかの概念は、図示したオ
ンチップ記憶装置の代りにすべてオフチップのプログラ
ム記憶装置および（または）データ記憶装置である単一
チップ・マイクロプロセッサに使用できる。もっとも、
オンチップ記憶装置を使用禁止にする操作モードが準備
されている。マイクロコンピュータ10は、現在一般的で
ある多重化双方向バスの代りに、２個の独立した外部プ
ログラム・アドレス・バスとデータバスをもつように図
示してあるが、ここに開示したいくつかの特徴は、バス
が多重化されていても利用することができる。バスを分
離すること、およびプログラム記憶装置とデータ記憶装
置とを分離することの利点は、処理速度である。
よびデータRAM15を有するマイクロコンピュータについ
て説明するが、本発明のいくつかの概念は、図示したオ
ンチップ記憶装置の代りにすべてオフチップのプログラ
ム記憶装置および（または）データ記憶装置である単一
チップ・マイクロプロセッサに使用できる。もっとも、
オンチップ記憶装置を使用禁止にする操作モードが準備
されている。マイクロコンピュータ10は、現在一般的で
ある多重化双方向バスの代りに、２個の独立した外部プ
ログラム・アドレス・バスとデータバスをもつように図
示してあるが、ここに開示したいくつかの特徴は、バス
が多重化されていても利用することができる。バスを分
離すること、およびプログラム記憶装置とデータ記憶装
置とを分離することの利点は、処理速度である。
一般に、第１図のシステムは次のように機能する。すな
わち、マイクロコンピュータ10は、内部でROM14をアク
セスすることによって、あるいは外部にROMアドレス・
バスRA（及び制御バス13のRCLK−）を通じて記憶装置11
へアドレスを送ることによって命令語を取り出す。もし
外部であれば、記憶装置11のアドレスされたロケーショ
ンからデータ・バスＤを通して命令語を受け取る。この
命令は、次のマシン・サイクル（20MHzのクロックすな
わち水晶X1、X2により定義される200ナノ秒の長さをも
つ）において実行される一方、新しい命令が取り出され
る。命令の実行は、オペランドのためオンチップRAM15
をアクセスすること、または結果をデータRAM15へ書き
込むこと、およびALU内での演算または論理操作が含ま
れる。
わち、マイクロコンピュータ10は、内部でROM14をアク
セスすることによって、あるいは外部にROMアドレス・
バスRA（及び制御バス13のRCLK−）を通じて記憶装置11
へアドレスを送ることによって命令語を取り出す。もし
外部であれば、記憶装置11のアドレスされたロケーショ
ンからデータ・バスＤを通して命令語を受け取る。この
命令は、次のマシン・サイクル（20MHzのクロックすな
わち水晶X1、X2により定義される200ナノ秒の長さをも
つ）において実行される一方、新しい命令が取り出され
る。命令の実行は、オペランドのためオンチップRAM15
をアクセスすること、または結果をデータRAM15へ書き
込むこと、およびALU内での演算または論理操作が含ま
れる。
実施例について詳細に述べると、内部でROM14へ、また
は外部でRAバスに加えられた12ビットの命令アドレス
は、ROM14や記憶装置11内の212すなわち4K語のプログラ
ム命令または定数を直接アドレスする。記憶装置11から
読み取っているとき、DEN−（データ・バス使用許可バ
ー）指令が制御バス13上に表明される。また、記憶装置
11に書き込むことも可能であり、このために、WE−（書
込み許可バー）指令がマイクロコンピュータ10によって
制御バス13の１つに表明される。WE−指令が書込み機能
を許可するように、記憶装置11はそのアドレス空間のい
くつかまたはすべてに読取り／書込み記憶装置を含むこ
とができる。
は外部でRAバスに加えられた12ビットの命令アドレス
は、ROM14や記憶装置11内の212すなわち4K語のプログラ
ム命令または定数を直接アドレスする。記憶装置11から
読み取っているとき、DEN−（データ・バス使用許可バ
ー）指令が制御バス13上に表明される。また、記憶装置
11に書き込むことも可能であり、このために、WE−（書
込み許可バー）指令がマイクロコンピュータ10によって
制御バス13の１つに表明される。WE−指令が書込み機能
を許可するように、記憶装置11はそのアドレス空間のい
くつかまたはすべてに読取り／書込み記憶装置を含むこ
とができる。
I/O装置12は、ポートとしてアドレスされる。外部の装
置12に対する、このインタフェースはアドレス・バスR
A、データ・バスＤおよび制御バス13を使ってなされ
る。しかし、I/O装置12は、記憶装置11のような論理ア
ドレス空間内にロケーションを占めることはない。これ
は、通常の記憶域割当形I/O装置とは対照的である。
置12に対する、このインタフェースはアドレス・バスR
A、データ・バスＤおよび制御バス13を使ってなされ
る。しかし、I/O装置12は、記憶装置11のような論理ア
ドレス空間内にロケーションを占めることはない。これ
は、通常の記憶域割当形I/O装置とは対照的である。
I/Oすなわち周辺装置12を通すデータの入出力は、周辺
装置12内の８個の16ビットポートP0−P7の１つを選択す
るためバスRAからの３ビットフィールドのRApを使用す
る。各ポートはDEN−またはWE−指令によって入力また
は出力のいずれかに定義することができるから、実質
上、インが８個、アウトが８個、計16個の16ビット部が
ある。選択された16ビット・ポートはRApとDEN−（また
はWE−）によってアドレスされ、そのあと、バスＤを通
して読取りまたは書込みのためアクセスされる。その操
作は２つの命令INまたはOUTの一方を使用する。すなわ
ち、制御バス13上のWE−は書込みすなわちOUTの場合に
使用され、またDEN−は読取り、すなわち、INの場合に
使用される。
装置12内の８個の16ビットポートP0−P7の１つを選択す
るためバスRAからの３ビットフィールドのRApを使用す
る。各ポートはDEN−またはWE−指令によって入力また
は出力のいずれかに定義することができるから、実質
上、インが８個、アウトが８個、計16個の16ビット部が
ある。選択された16ビット・ポートはRApとDEN−（また
はWE−）によってアドレスされ、そのあと、バスＤを通
して読取りまたは書込みのためアクセスされる。その操
作は２つの命令INまたはOUTの一方を使用する。すなわ
ち、制御バス13上のWE−は書込みすなわちOUTの場合に
使用され、またDEN−は読取り、すなわち、INの場合に
使用される。
制御バス13上のROMクロックRCLKは、DEN−またはWE−の
どちらかが使用中であるときを除きどのマシンサイクル
においても使用される。すなわち、記憶装置11は、各マ
シンサイクルにおいてオフチップからの予想される命令
語のアクセスのためRCLK−によって起動される。しか
し、もしDEN−またはWE−を使って周辺装置12をアクセ
スする場合には、RCLK−は生じない。
どちらかが使用中であるときを除きどのマシンサイクル
においても使用される。すなわち、記憶装置11は、各マ
シンサイクルにおいてオフチップからの予想される命令
語のアクセスのためRCLK−によって起動される。しか
し、もしDEN−またはWE−を使って周辺装置12をアクセ
スする場合には、RCLK−は生じない。
制御バス13上のリセット信号RS−は、プログラム・カウ
ンタとアドレス・バスRAをクリヤし（ゼロにリセットす
る）、データ・バスＤを高インピーダンス状態にセット
し、そして記憶装置制御指令DEN−、WE−およびRCLK−
を非使用（高）状態にセットする。マイクロコンピュー
タ10内のすべてのアドレス・レジスタおよび一時データ
・レジスタは、ROM14内のリセット・ルーチンによって
クリヤされるが、内部のRAMはクリヤされない。このよ
うにして、周辺装置12（主プロセッサなど）の制御を表
明する、すなわち始動またはパワーオンの手順を開始す
ることができる。
ンタとアドレス・バスRAをクリヤし（ゼロにリセットす
る）、データ・バスＤを高インピーダンス状態にセット
し、そして記憶装置制御指令DEN−、WE−およびRCLK−
を非使用（高）状態にセットする。マイクロコンピュー
タ10内のすべてのアドレス・レジスタおよび一時データ
・レジスタは、ROM14内のリセット・ルーチンによって
クリヤされるが、内部のRAMはクリヤされない。このよ
うにして、周辺装置12（主プロセッサなど）の制御を表
明する、すなわち始動またはパワーオンの手順を開始す
ることができる。
制御バス13上の割込み信号ITN−は、マイクロコンピュ
ータ10に実行を停止させ（現在のROMアドレスを保存す
る）、そして割込みがプログラムによってマスクされな
い限り、割込みベクトルアドレスに向かわせる。
ータ10に実行を停止させ（現在のROMアドレスを保存す
る）、そして割込みがプログラムによってマスクされな
い限り、割込みベクトルアドレスに向かわせる。
制御バス13上のME/SE−は、マイクロコンピュータ10に
対し記憶装置拡張モードかシステム・エミュレータ・モ
ードかを定義する。このピンが高電圧（＋Vcc）に保た
れているとき、マイクロコンピュータはオンチップROM
とオフチップ記憶装置11からの命令を実行する。しか
し、低電圧（Vss）のときは、マイクロ・コンピュータ1
0はシステム・エミュレータ・モードであり、実行はPRO
M、EPROMまたはRAMである記憶装置11からの命令のみで
なされるから、プログラムを容易に変更することができ
る。
対し記憶装置拡張モードかシステム・エミュレータ・モ
ードかを定義する。このピンが高電圧（＋Vcc）に保た
れているとき、マイクロコンピュータはオンチップROM
とオフチップ記憶装置11からの命令を実行する。しか
し、低電圧（Vss）のときは、マイクロ・コンピュータ1
0はシステム・エミュレータ・モードであり、実行はPRO
M、EPROMまたはRAMである記憶装置11からの命令のみで
なされるから、プログラムを容易に変更することができ
る。
マイクロコンピュータ・チップ マイクロコンピュータ10の内部構成を、第２図に詳細な
ブロック・ダイヤグラムで示す。この装置は、標準形40
ピン・デュアル・インライン・パッケージ、すなわち、
チップ支持体に取り付けた単一チップ半導体集積回路で
ある。パッケージの16本のピン、すなわち、端子は16ビ
ットデータ・バスＤのために使われ、12本はアドレス・
バスRAのために使われ、残りの端子は電力源Vdd,Vss、
水晶X1,X2、および制御バス13のために使われる。
ブロック・ダイヤグラムで示す。この装置は、標準形40
ピン・デュアル・インライン・パッケージ、すなわち、
チップ支持体に取り付けた単一チップ半導体集積回路で
ある。パッケージの16本のピン、すなわち、端子は16ビ
ットデータ・バスＤのために使われ、12本はアドレス・
バスRAのために使われ、残りの端子は電力源Vdd,Vss、
水晶X1,X2、および制御バス13のために使われる。
プログラム記憶装置14およびデータ記憶装置15のほか
に、マイクロコンピュータ10は、第１図のシステムに対
する中央処理ユニット、すなわち、CPUを有している。
このCPUは、32ビット演算／論理ユニットALU、オペラン
ドと結果を保持するための32ビット・アキュムレータAc
c、ALUから独立している乗算器Ｍ、ALUに対し１つの入
力であるシフタＳ、状態すなわち標識デコーダSD、およ
び現在の命令語を受け取ってCPUおよびマイクロコンピ
ュータ10のデータ記憶装置に対し制御ビットを発生する
命令デコーダID1を含んでいる。
に、マイクロコンピュータ10は、第１図のシステムに対
する中央処理ユニット、すなわち、CPUを有している。
このCPUは、32ビット演算／論理ユニットALU、オペラン
ドと結果を保持するための32ビット・アキュムレータAc
c、ALUから独立している乗算器Ｍ、ALUに対し１つの入
力であるシフタＳ、状態すなわち標識デコーダSD、およ
び現在の命令語を受け取ってCPUおよびマイクロコンピ
ュータ10のデータ記憶装置に対し制御ビットを発生する
命令デコーダID1を含んでいる。
プログラム記憶装置14は、該装置をアクセスするために
使われた、あるいはバスRAを通して記憶装置11へ送られ
た、命令アドレスを保持するプログラム・カウンタPC、
装置14から命令語を受け取る命令レジスタIR、プログラ
ム記憶装置アドレスを保存するスタックST、および現在
の命令語を受け取ってマイクロコンピュータのプログラ
ム記憶部に対し制御ビットを発生する命令デコーダID2
に関連している。命令デコーダID1とID2は、組合せて１
個のより大きな制御ROMにすることもできるし、あるい
はより小さなPLAまたはランダム論理に分割できること
はもちろんである。
使われた、あるいはバスRAを通して記憶装置11へ送られ
た、命令アドレスを保持するプログラム・カウンタPC、
装置14から命令語を受け取る命令レジスタIR、プログラ
ム記憶装置アドレスを保存するスタックST、および現在
の命令語を受け取ってマイクロコンピュータのプログラ
ム記憶部に対し制御ビットを発生する命令デコーダID2
に関連している。命令デコーダID1とID2は、組合せて１
個のより大きな制御ROMにすることもできるし、あるい
はより小さなPLAまたはランダム論理に分割できること
はもちろんである。
データ記憶装置15に関連しているのは、データ記憶装置
15に対する２個の補助アドレス・レジスタAR0,AR1、デ
ータ記憶装置アドレスとして使用されレジスタAR0とAR1
を選択するページ・レジスタARP、データ記憶装置アド
レスのいくつかのビットを保持するデータ・ページ・パ
ッファDPである。
15に対する２個の補助アドレス・レジスタAR0,AR1、デ
ータ記憶装置アドレスとして使用されレジスタAR0とAR1
を選択するページ・レジスタARP、データ記憶装置アド
レスのいくつかのビットを保持するデータ・ページ・パ
ッファDPである。
CPUは、２個の内部バス、16ビット・プログラム・バス
Ｐ−BUS、および16ビットデータ・バスＤ−BUSの近くに
配置されている。プログラム・アクセスとデータ・アク
セスは、同時に起ることが可能であり、アドレス空間は
独立している。したがって、マイクロコンピュータは、
ハーバード構成になっているが、バス交換モジュールBI
Mは、Accからプログラム・カウンタPCをローディングす
ること、たとえば、Ｐ−BUS、BIM、およびＤ−BUSを通
して定数をROM14にアクセスすることを許す。
Ｐ−BUS、および16ビットデータ・バスＤ−BUSの近くに
配置されている。プログラム・アクセスとデータ・アク
セスは、同時に起ることが可能であり、アドレス空間は
独立している。したがって、マイクロコンピュータは、
ハーバード構成になっているが、バス交換モジュールBI
Mは、Accからプログラム・カウンタPCをローディングす
ること、たとえば、Ｐ−BUS、BIM、およびＤ−BUSを通
して定数をROM14にアクセスすることを許す。
信号処理用マイクロコンピュータに対する二大要求は、
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置14、15、
大きな単一アキュムレータAcc、および並列乗算器Ｍを
使用することによって実現される。特殊な操作、データ
移動は、データ記憶装置15内で定義され、これはたたみ
込みまたは合成（以下単にたたみ込みと称する）操作に
おける性能を高めるものである。柔軟性は、後で表Ａを
参照して説明するように命令セットを定義すること、記
憶拡張を組み入れること、および単一レベルの割込みに
よって得られている。
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置14、15、
大きな単一アキュムレータAcc、および並列乗算器Ｍを
使用することによって実現される。特殊な操作、データ
移動は、データ記憶装置15内で定義され、これはたたみ
込みまたは合成（以下単にたたみ込みと称する）操作に
おける性能を高めるものである。柔軟性は、後で表Ａを
参照して説明するように命令セットを定義すること、記
憶拡張を組み入れること、および単一レベルの割込みに
よって得られている。
マイクロコンピュータは、たとえば、2Kすなわち211語
以下のオンチップ・プログラム記憶装置14で構成するこ
とができるが、その構成は、記憶装置11に外部プログラ
ム記憶装置を追加することにより4Kすなわち212まで記
憶拡張が可能である。加えて、独立したモードはマイク
ロコンピュータ10をシステム・エミュレーション装置と
して構成することを許容し、この“システム・エミュレ
ータ”・モードの場合には、4Kの記憶空間全部が外部に
あって、ROM14は使用されない。
以下のオンチップ・プログラム記憶装置14で構成するこ
とができるが、その構成は、記憶装置11に外部プログラ
ム記憶装置を追加することにより4Kすなわち212まで記
憶拡張が可能である。加えて、独立したモードはマイク
ロコンピュータ10をシステム・エミュレーション装置と
して構成することを許容し、この“システム・エミュレ
ータ”・モードの場合には、4Kの記憶空間全部が外部に
あって、ROM14は使用されない。
中央処理ユニットCPU 演算／論理ユニットすなわちALUは、32の並列段から成
っており、各独立段はその二つの入力ビットについて演
算または論理機能を行なって、１ビット出力とけた上げ
／けた下げ信号を出す。ALUを通過するデータに関して
行なわれる特定の機能は、プログラム・バスＰ−BUSに
よって命令デコーダID1に加えられたIR内の現在の16ビ
ット命令語によって定義される。ALUは、二つの32ビッ
ト・データ入力ALU−ａ、ALU−ｂと、アキュムレータAs
sに対する32ビット・データ出力ALU−ｏをもっている。
ALU−ａ入力は常にアキュムレータAccからであり、ALU
−ｂ入力は常にシフタＳまたは乗算器Ｍ内の32ビット積
レジスタＰのどちらかからである。ALU−ｂ入力の送信
側は、入力選択回路ALU−ｓによって定義され、回路ALU
−ｓは現在の命令語の内容すなわちデコーダID1の出力
＃Ｃに基いてこれら２つのうちから選択する。
っており、各独立段はその二つの入力ビットについて演
算または論理機能を行なって、１ビット出力とけた上げ
／けた下げ信号を出す。ALUを通過するデータに関して
行なわれる特定の機能は、プログラム・バスＰ−BUSに
よって命令デコーダID1に加えられたIR内の現在の16ビ
ット命令語によって定義される。ALUは、二つの32ビッ
ト・データ入力ALU−ａ、ALU−ｂと、アキュムレータAs
sに対する32ビット・データ出力ALU−ｏをもっている。
ALU−ａ入力は常にアキュムレータAccからであり、ALU
−ｂ入力は常にシフタＳまたは乗算器Ｍ内の32ビット積
レジスタＰのどちらかからである。ALU−ｂ入力の送信
側は、入力選択回路ALU−ｓによって定義され、回路ALU
−ｓは現在の命令語の内容すなわちデコーダID1の出力
＃Ｃに基いてこれら２つのうちから選択する。
シフタＳは、Ｄ−BUSから16ビットの入力Siを受け取っ
てゼロから15位置左へシフトした32ビットの出力Soを発
生する。左へシフトされたデータはゼロにされる、すな
わち、データが左へシフトされるとすべての右側のビッ
ト位置はゼロで満される。独特の特徴は、上位のビット
がシフト操作において符号拡張されることである。ALU
は２の補数で動作する。シフタＳは、ラインSpを通して
Ｐ−BUSからの４ビット値でロードされるシフト制御装
置Scを有しており、演算命令はＤ−BUSからALU−ｂ入力
へ向う経路においてシフトされるビットの数を直接定義
することができる。
てゼロから15位置左へシフトした32ビットの出力Soを発
生する。左へシフトされたデータはゼロにされる、すな
わち、データが左へシフトされるとすべての右側のビッ
ト位置はゼロで満される。独特の特徴は、上位のビット
がシフト操作において符号拡張されることである。ALU
は２の補数で動作する。シフタＳは、ラインSpを通して
Ｐ−BUSからの４ビット値でロードされるシフト制御装
置Scを有しており、演算命令はＤ−BUSからALU−ｂ入力
へ向う経路においてシフトされるビットの数を直接定義
することができる。
この説明においては、最下位ビットすなわちLSBを右
側、最上位ビットすなわちMSBを左側とみなすことにす
るから、左シフトはMSBに向ってである。ビット０はMSB
であり、ビット15はLSBである。データは、通常、この
構成において符号付きの２の補数で取り扱われる。
側、最上位ビットすなわちMSBを左側とみなすことにす
るから、左シフトはMSBに向ってである。ビット０はMSB
であり、ビット15はLSBである。データは、通常、この
構成において符号付きの２の補数で取り扱われる。
乗算器Ｍは、けた上げ正方向送り（フィードホワード）
を使用したダイナミック／スタチック論理で、ブース算
法を実行するように構成された16×16乗算器である。乗
算器Ｍに対する入力の１つは、Ｔレジスタである。Ｔレ
ジスタは、ラインTiを通してＤ−BUSから受け取った被
乗数を一時記憶するための16ビット・レジスタである。
他の16ビット入力はラインMiを通るＤ−BUSからのもの
である。すなわち、この乗算器の入力は、データ記憶装
置15からでもよいし、あるいは命令語から直接導いた
（ロードされ、右そろえされ、そして符号拡張された）
15ビットの乗算即時値であってもよい。
を使用したダイナミック／スタチック論理で、ブース算
法を実行するように構成された16×16乗算器である。乗
算器Ｍに対する入力の１つは、Ｔレジスタである。Ｔレ
ジスタは、ラインTiを通してＤ−BUSから受け取った被
乗数を一時記憶するための16ビット・レジスタである。
他の16ビット入力はラインMiを通るＤ−BUSからのもの
である。すなわち、この乗算器の入力は、データ記憶装
置15からでもよいし、あるいは命令語から直接導いた
（ロードされ、右そろえされ、そして符号拡張された）
15ビットの乗算即時値であってもよい。
ALUは、常にそのALU−ａ入力としてアキュムレータAcc
の内容を受け取って、常にその出力をAcc内に記憶させ
る、すなわち、Accは常に最終受信地であり、かつ一次
オペランドでもある。ALUは加減算を行ない、また論理
積、論理和および排他的論理和の論理操作を行なう。論
理操作の結果はAccの下半分（ビット16−31）とデータ
記憶装置15からの16ビット値の間にある。データ記憶装
置の値はシフタＳ（ゼロシフトで）を通過するので、MS
Bの論理操作結果に対するオペランド（ビット０〜15）
はゼロである。
の内容を受け取って、常にその出力をAcc内に記憶させ
る、すなわち、Accは常に最終受信地であり、かつ一次
オペランドでもある。ALUは加減算を行ない、また論理
積、論理和および排他的論理和の論理操作を行なう。論
理操作の結果はAccの下半分（ビット16−31）とデータ
記憶装置15からの16ビット値の間にある。データ記憶装
置の値はシフタＳ（ゼロシフトで）を通過するので、MS
Bの論理操作結果に対するオペランド（ビット０〜15）
はゼロである。
アキュムレータに入る最終的な32ビットの結果は、した
がって二つの部分になる。すなわち、ビット０〜15はゼ
ロで論理積がなされた（または論理和等がなされた）Ac
cビット０〜15であり、ビット16〜31の結果はデータ記
憶装置の値で論理積等がなされたAccビット16〜31であ
る。アキュムレータAccの出力は、32ビットALU−ａ入力
に対するもののほかに、上位16ビット出力Acc−Ｈ（ビ
ット０〜15）と下位16ビット出力Acc〜Ｌ（ビット16〜3
1）がある。この上位および下位16ビットAcc語をデータ
記憶装置15に記憶させるために、別個の命令SACH“アキ
ュムレータ上位を記憶せよ”と命令SACL“アキュムレー
タ下位を記憶せよ”が用意されている。
がって二つの部分になる。すなわち、ビット０〜15はゼ
ロで論理積がなされた（または論理和等がなされた）Ac
cビット０〜15であり、ビット16〜31の結果はデータ記
憶装置の値で論理積等がなされたAccビット16〜31であ
る。アキュムレータAccの出力は、32ビットALU−ａ入力
に対するもののほかに、上位16ビット出力Acc−Ｈ（ビ
ット０〜15）と下位16ビット出力Acc〜Ｌ（ビット16〜3
1）がある。この上位および下位16ビットAcc語をデータ
記憶装置15に記憶させるために、別個の命令SACH“アキ
ュムレータ上位を記憶せよ”と命令SACL“アキュムレー
タ下位を記憶せよ”が用意されている。
状態デコーダSDは、Accを更新する命令が実行されると
きは必らずAccを更新する。SDの４ビットは、OV、Ｌ、
Ｇ、Ｚである。アキュムレータのオーバフロー（または
アンダフロー）は、OVビットで指示され、ゼロより小さ
いAccの内容はＬビットで指示され、ゼロより大きいAcc
の内容はＧビットで指示され、ゼロに等しいAccの内容
はＺビットで指示される。割込みがあると、OVビットは
オーバフロー・フラッグ・レジスタ内に保持されるが、
他のビットは次のアキュムレータ命令が実行される時点
までは利用することができる。
きは必らずAccを更新する。SDの４ビットは、OV、Ｌ、
Ｇ、Ｚである。アキュムレータのオーバフロー（または
アンダフロー）は、OVビットで指示され、ゼロより小さ
いAccの内容はＬビットで指示され、ゼロより大きいAcc
の内容はＧビットで指示され、ゼロに等しいAccの内容
はＺビットで指示される。割込みがあると、OVビットは
オーバフロー・フラッグ・レジスタ内に保持されるが、
他のビットは次のアキュムレータ命令が実行される時点
までは利用することができる。
アキュムレータ・オーバフロー・モード・レジスタは、
直接プログラム制御を受けて信号処理計算における飽和
した結果を考慮した単一モード・レジスタOVM（SDに含
まれている）である。オーバフロー・モード・レジスタ
OVMがリセットされると、オーバフローの結果は、ALU−
ｏを通して、修正なしにALUからアキュムレータAccにロ
ードされる。オーバフロー・モード・レジスタがセット
されると、オーバフローの結果は、ALUの最大または最
小表示可能値にセットされ、アキュムレータAccにロー
ドされる。最大値か最小値かは、オーバフロー・ビット
の符号で決められる。これにより、信号処理の応用にお
いてAccの飽和した結果が容認され、アナログ信号の飽
和処理をモデル化することができる。
直接プログラム制御を受けて信号処理計算における飽和
した結果を考慮した単一モード・レジスタOVM（SDに含
まれている）である。オーバフロー・モード・レジスタ
OVMがリセットされると、オーバフローの結果は、ALU−
ｏを通して、修正なしにALUからアキュムレータAccにロ
ードされる。オーバフロー・モード・レジスタがセット
されると、オーバフローの結果は、ALUの最大または最
小表示可能値にセットされ、アキュムレータAccにロー
ドされる。最大値か最小値かは、オーバフロー・ビット
の符号で決められる。これにより、信号処理の応用にお
いてAccの飽和した結果が容認され、アナログ信号の飽
和処理をモデル化することができる。
SD内の独立した状態ビットは、現在使用されている補助
レジスタAR0またはAR1の状態を監視して、現在使用され
ている補助レジスタ（すなわち、ループ・カウンタ部
分）の９個のLSBがすべてゼロである状態を検出する。
このビットは、補助レジスタがゼロでない場合の条件付
き分岐命令BARNZ、すなわち“補助レジスタがゼロでな
い場合分岐せよ”のために使用される。
レジスタAR0またはAR1の状態を監視して、現在使用され
ている補助レジスタ（すなわち、ループ・カウンタ部
分）の９個のLSBがすべてゼロである状態を検出する。
このビットは、補助レジスタがゼロでない場合の条件付
き分岐命令BARNZ、すなわち“補助レジスタがゼロでな
い場合分岐せよ”のために使用される。
入出力状態ビットI/O ST−は、制御バスの一部である外
部ピンであって、周辺装置12の状態を質問するため“I/
Oがゼロの場合分岐せよ”命令BIOZを与える。そのBIOZ
命令によってサンプルされたとき、I/O ST−ピン上がゼ
ロ−レベルであれば分岐させる。
部ピンであって、周辺装置12の状態を質問するため“I/
Oがゼロの場合分岐せよ”命令BIOZを与える。そのBIOZ
命令によってサンプルされたとき、I/O ST−ピン上がゼ
ロ−レベルであれば分岐させる。
バス交換モジュールBIMは、Ｄ−BUS上の16ビット値の下
位12ビットと、ｐ−BUS上の下位12ビットとを交換す
る。この操作は、命令としてプログラマーが利用するこ
とはできない。しかし、テーブル探索命令TBLRAまたは
テーブル書込み命令TBLWなどの命令において、あるいは
Acc内の完成したアドレスをサブルーチン拡げるため使
用することができるアキュムレータ呼出し命令CALLAに
おいて、固有の操作として代りが必要である。Ｐ−BUS
上のIRからの16ビット値は、RAM内に記憶させるため、
たとえばテーブル読取りのため、BIMを通してＤ−BUSに
ロードすることができる。
位12ビットと、ｐ−BUS上の下位12ビットとを交換す
る。この操作は、命令としてプログラマーが利用するこ
とはできない。しかし、テーブル探索命令TBLRAまたは
テーブル書込み命令TBLWなどの命令において、あるいは
Acc内の完成したアドレスをサブルーチン拡げるため使
用することができるアキュムレータ呼出し命令CALLAに
おいて、固有の操作として代りが必要である。Ｐ−BUS
上のIRからの16ビット値は、RAM内に記憶させるため、
たとえばテーブル読取りのため、BIMを通してＤ−BUSに
ロードすることができる。
プログラム記憶装置のアドレス指定 プログラム記憶装置14は、命令レジスタIRに対し16ビッ
ト出力を発生するため16に区分されたROMである。このR
OMは入力ライン14b上の11ビットまたは12ビット・アド
レスに基いて１つの16ビット命令語を選択するデコーダ
を使用している。実施例では、ROM14は、2K以下の語を
有するから、11ビット・アドレスを使用することができ
る。しかし、オンチップ・プログラム記憶装置は、12ビ
ット・アドレスをもつ4K語まで拡張することができる。
ROM14の回路は、後で説明するように高速記憶に特に適
している。アドレス入力14bは、実行中の命令の次の命
令のアドレスが入っている12ビットレジスタであるプロ
グラム・カウンタPCからアドレスを受け取る。すなわ
ち、ある命令に対し命令デコーダID1とID2の出力側にお
ける制御ビット＃Ｃが正当である時点において、PCには
次の命令のアドレスが入っている。
ト出力を発生するため16に区分されたROMである。このR
OMは入力ライン14b上の11ビットまたは12ビット・アド
レスに基いて１つの16ビット命令語を選択するデコーダ
を使用している。実施例では、ROM14は、2K以下の語を
有するから、11ビット・アドレスを使用することができ
る。しかし、オンチップ・プログラム記憶装置は、12ビ
ット・アドレスをもつ4K語まで拡張することができる。
ROM14の回路は、後で説明するように高速記憶に特に適
している。アドレス入力14bは、実行中の命令の次の命
令のアドレスが入っている12ビットレジスタであるプロ
グラム・カウンタPCからアドレスを受け取る。すなわ
ち、ある命令に対し命令デコーダID1とID2の出力側にお
ける制御ビット＃Ｃが正当である時点において、PCには
次の命令のアドレスが入っている。
ROM14からIR内に次の命令を読み取るためプログラム・
カウンタPC内のアドレスがデコーダ14aに入った後、PC
は別の命令を取り出す準備としてPCincを通して増分さ
れる。すなわち、PCはID2からの制御ビット＃Ｃの制御
を受けて自己増分する。プログラム・カウンタPCからの
出力PCoは、ラインRApc、セレクタRAs（および図示して
いない出力バッファ）、および出力ラインRAoを通して
外部RAバスへ、そしてマイクロコンピュータの12本の出
力ピンへ加わる。RAバス（RA0−RA11）は、セレクタRAs
があるモードにあるときは、RApcを通してPCの出力を含
んでおり、またI/O命令INおよびOUTを実行しているとき
は、３ビットのポートアドレス入力RAiを含んでいる。P
C内のアドレスが、ROM14内の最上位アドレスより上であ
れば必らず記憶装置11に対しオフチップ・プログラム・
アドレス指定がなされる。
カウンタPC内のアドレスがデコーダ14aに入った後、PC
は別の命令を取り出す準備としてPCincを通して増分さ
れる。すなわち、PCはID2からの制御ビット＃Ｃの制御
を受けて自己増分する。プログラム・カウンタPCからの
出力PCoは、ラインRApc、セレクタRAs（および図示して
いない出力バッファ）、および出力ラインRAoを通して
外部RAバスへ、そしてマイクロコンピュータの12本の出
力ピンへ加わる。RAバス（RA0−RA11）は、セレクタRAs
があるモードにあるときは、RApcを通してPCの出力を含
んでおり、またI/O命令INおよびOUTを実行しているとき
は、３ビットのポートアドレス入力RAiを含んでいる。P
C内のアドレスが、ROM14内の最上位アドレスより上であ
れば必らず記憶装置11に対しオフチップ・プログラム・
アドレス指定がなされる。
しかしながら、マイクロ・コンピュータは主としてオン
チップROM14で動作するように設計されているから、マ
イクロコンピュータの多くの用途に対しプログラム命令
のためオフチップ取出しは必要ないであろう。プログラ
ム・カウンタPCは、分岐または呼出し命令に対し、Ｐ−
BUSからセレクタPCsおよび入力PCiを通してロードする
ことができ、あるいは、“アキュムレータ呼出し”命令
CALLAまたはテーブル読取りおよびテーブル書込みに対
しAcc−Ｌ、Ｄ−BUS、BIM、Ｐ−BUS、PCpおよびPCiを通
してアキュムレータAccからロードすることができる。
チップROM14で動作するように設計されているから、マ
イクロコンピュータの多くの用途に対しプログラム命令
のためオフチップ取出しは必要ないであろう。プログラ
ム・カウンタPCは、分岐または呼出し命令に対し、Ｐ−
BUSからセレクタPCsおよび入力PCiを通してロードする
ことができ、あるいは、“アキュムレータ呼出し”命令
CALLAまたはテーブル読取りおよびテーブル書込みに対
しAcc−Ｌ、Ｄ−BUS、BIM、Ｐ−BUS、PCpおよびPCiを通
してアキュムレータAccからロードすることができる。
レジスタ・スタックSTは、サブルーチンおよび割込み呼
出しにおいてPCの内容を保存するために使用される。図
示実施例の場合、スタックSTは、先入れ後出し、後入れ
先出方式レジスタとして作られた４個の12ビット・レジ
スタを有しているが、それよりも多くまたは少ない数の
レジスタを使用することも可能である。プログラム・カ
ウンタPCの現在の内容は、ラインPCSTを通してスタック
の一番上のレジスタTOSに“プッシュする”ことによっ
て保存される。連続するCALL命令は、先の内容がシフト
されると、PCの現在の内容をTOSにプッシュし続けるか
ら、４個までの入れ子サブルーチンを収容することがで
きる。サブルーチンは、スタックを“ポップする”戻り
命令RETを実行することによって終了し、ラインPCt、セ
レクタPCsおよび入力PCiを通してTOSの内容をプログラ
ム・カウンタPCへ戻し、プログラムが最終の呼出しまた
は割みの前に達した個所から続行することができるよう
にする。TOSがポップされると、スタックSTのそれより
下のレジスタ内のアドレスが１位置だけ移動する。呼出
し命令または割込みによって開始された各サブルーチン
は、RET命令によって終了しなければならない。
出しにおいてPCの内容を保存するために使用される。図
示実施例の場合、スタックSTは、先入れ後出し、後入れ
先出方式レジスタとして作られた４個の12ビット・レジ
スタを有しているが、それよりも多くまたは少ない数の
レジスタを使用することも可能である。プログラム・カ
ウンタPCの現在の内容は、ラインPCSTを通してスタック
の一番上のレジスタTOSに“プッシュする”ことによっ
て保存される。連続するCALL命令は、先の内容がシフト
されると、PCの現在の内容をTOSにプッシュし続けるか
ら、４個までの入れ子サブルーチンを収容することがで
きる。サブルーチンは、スタックを“ポップする”戻り
命令RETを実行することによって終了し、ラインPCt、セ
レクタPCsおよび入力PCiを通してTOSの内容をプログラ
ム・カウンタPCへ戻し、プログラムが最終の呼出しまた
は割みの前に達した個所から続行することができるよう
にする。TOSがポップされると、スタックSTのそれより
下のレジスタ内のアドレスが１位置だけ移動する。呼出
し命令または割込みによって開始された各サブルーチン
は、RET命令によって終了しなければならない。
図示実施例の場合、ROM14は、1536語を有しているか
ら、4Kプログラム・アドレス空間の残部、すなわち2560
語のオフチップの記憶装置11の中にある。記憶装置拡張
制御ピンME/SE−が論理１において高いとき、マイクロ
コンピュータは０〜1535の範囲のPC内のプログラム・ア
ドレスをROM14に対するオンチップのアドレスであると
解釈し、そして1536〜4095の範囲のアドレスをオフチッ
プのアドレスであると解釈してPCの内容をRApcおよびRA
oを通してRAバスへ送り出す。各マシン状態に対しデコ
ーダID2によって作られた出力ストロープRCLK−は、外
部記憶装置11を使用許可にする（INまたはOUT命令が実
行されているときは除く）。
ら、4Kプログラム・アドレス空間の残部、すなわち2560
語のオフチップの記憶装置11の中にある。記憶装置拡張
制御ピンME/SE−が論理１において高いとき、マイクロ
コンピュータは０〜1535の範囲のPC内のプログラム・ア
ドレスをROM14に対するオンチップのアドレスであると
解釈し、そして1536〜4095の範囲のアドレスをオフチッ
プのアドレスであると解釈してPCの内容をRApcおよびRA
oを通してRAバスへ送り出す。各マシン状態に対しデコ
ーダID2によって作られた出力ストロープRCLK−は、外
部記憶装置11を使用許可にする（INまたはOUT命令が実
行されているときは除く）。
オフチップのプログラム記憶装置11がアクセスされる
と、記憶装置から読み取られた命令語は外部バスＤに加
えられ、そこから、入出力制御装置DCおよびラインDpを
通して内部のＰ−BUSに加えられる。すなわち、これは1
6ビット命令であって、IRを通してのROM14の出力と同様
に、それは実行するためデコーダID1とID2にロードさ
れ、あるいは12ビットがPCpを通してプログラム・カウ
ンタPCにロードされるかそうでなければオンチップ命令
取出しとして使用される。
と、記憶装置から読み取られた命令語は外部バスＤに加
えられ、そこから、入出力制御装置DCおよびラインDpを
通して内部のＰ−BUSに加えられる。すなわち、これは1
6ビット命令であって、IRを通してのROM14の出力と同様
に、それは実行するためデコーダID1とID2にロードさ
れ、あるいは12ビットがPCpを通してプログラム・カウ
ンタPCにロードされるかそうでなければオンチップ命令
取出しとして使用される。
ME/SE−ピンがゼロであると、マイクロコンピュータは
システム・エミュレータ・モードになる。4Kプログラム
・アドレス空間全部がオフチップであるから、すべての
PCアドレスはRApcおよびRAoを通してRAバスに加えれ
る。このモードは、利用側が開発中のシステムまたはプ
ログラムである場合にはROM14のための最終的コード変
換ができ上る前に必要である。すなわち、マイクロコン
ピュータ10は、新しいプログラム（RAMまたは記憶装置1
1のEPROM内に記憶させた）を調べ手直しすることができ
るように、コートをROMに永久的にプログラムしておか
なくても動作することができ、したがって、最終的コー
ドが確立したとき、このコードをROM14にマスク・プロ
グラムして、マイクロコンピュータ10が大量に作られ
る。
システム・エミュレータ・モードになる。4Kプログラム
・アドレス空間全部がオフチップであるから、すべての
PCアドレスはRApcおよびRAoを通してRAバスに加えれ
る。このモードは、利用側が開発中のシステムまたはプ
ログラムである場合にはROM14のための最終的コード変
換ができ上る前に必要である。すなわち、マイクロコン
ピュータ10は、新しいプログラム（RAMまたは記憶装置1
1のEPROM内に記憶させた）を調べ手直しすることができ
るように、コートをROMに永久的にプログラムしておか
なくても動作することができ、したがって、最終的コー
ドが確立したとき、このコードをROM14にマスク・プロ
グラムして、マイクロコンピュータ10が大量に作られ
る。
いずれのモードにおいても、最初の２つのアドレス0000
と0001はリセット機能のために使われる。リセットピン
RS−が低くなると、すべてがゼロのアドレスは、後で説
明するが、プログラム・カウンタPCの中に入れられる。
さらに、第３のアドレスが割込めベクトルのために予約
される。すなわち、INT−ピンが低くなると、割込みル
ーチンを開始するためアドレス0002がプログラム・カウ
ンタPCに入れられる。
と0001はリセット機能のために使われる。リセットピン
RS−が低くなると、すべてがゼロのアドレスは、後で説
明するが、プログラム・カウンタPCの中に入れられる。
さらに、第３のアドレスが割込めベクトルのために予約
される。すなわち、INT−ピンが低くなると、割込みル
ーチンを開始するためアドレス0002がプログラム・カウ
ンタPCに入れられる。
データ記憶装置のアドレス指定 図示実施例におけるデータ記憶装置15は144個の16ビッ
ト語を有しており、したがって、RAMアドレス・デコー
ダ15Bに対するアドレス入力15a上には８ビットのアドレ
スが必要である。しかし、RAM15は512語までの語をもつ
ように構成することができ、９ビットのアドレスを必要
とするから、そのアドレス指定の方法については、いく
つかの実施例では使われないアドレス・ビットのところ
で説明することとする。RAM15の各々の128語のブロック
は１ページとみなせるから、ページ内のデータ記憶装置
15の128語までの語を直接アドレスするため、入力15cを
通してＰ−BUS上にあるプログラム記憶装置14からの命
令語内の７ビットのアドレスフィールドが使用される。
そのページはデータ・ページ・バッファDPによって選択
される。
ト語を有しており、したがって、RAMアドレス・デコー
ダ15Bに対するアドレス入力15a上には８ビットのアドレ
スが必要である。しかし、RAM15は512語までの語をもつ
ように構成することができ、９ビットのアドレスを必要
とするから、そのアドレス指定の方法については、いく
つかの実施例では使われないアドレス・ビットのところ
で説明することとする。RAM15の各々の128語のブロック
は１ページとみなせるから、ページ内のデータ記憶装置
15の128語までの語を直接アドレスするため、入力15cを
通してＰ−BUS上にあるプログラム記憶装置14からの命
令語内の７ビットのアドレスフィールドが使用される。
そのページはデータ・ページ・バッファDPによって選択
される。
代りに間接的にアドレス指定する場合、図示実施例では
２個の補助レジスタAR0とAR1が使われるが、これらの16
ビット補助レジスタは８個まで使用することができ、RA
M15に対する間接アドレス源として現に使用されている
特定のレジスタを補助レジスタ・ポインタARPと定義す
る。２個のレジスタAR0とAR1の場合には、ポインタARP
は１ビットのみであるが、８個の補助レジスタをもつ実
施例の場合には、ポインタARPは３ビット・レジスタで
ある。16ビット補助レジスタAR0とAR1は、後述するよう
に、間接アドレス命令、あるいは記憶、ロードまたは修
正補助レジスタ命令SAR、LAR、MARの制御を受ける。補
助レジスタの下位部分からの９ビットアドレスは、セレ
クタ15d、ライン15e、セレクタ15f、およびライン15gを
通してアドレス入力15aに加えることができ、その経路
はID1からの制御ビット＃Ｃによって定義される。補助
レジスタの１つをRAMアドレス源にする場合には、セレ
クタ15dはアドレス入力15aとしてライン15eの上の値を
使用する。これに対し、Ｐ−BUSをRAMアドレス源にする
場合には、セレクタ15dは、入力15cからの７ビット・ア
ドレスと、データ・ページ・レジスタDPからの１ビット
の（３ビットまたは４ビットまで拡張可能）ページ・ア
ドレスを使用する。セレクタ15fは、命令によって定義
された通りにＰ−BUSからロードされるポインタARPによ
って制御される。
２個の補助レジスタAR0とAR1が使われるが、これらの16
ビット補助レジスタは８個まで使用することができ、RA
M15に対する間接アドレス源として現に使用されている
特定のレジスタを補助レジスタ・ポインタARPと定義す
る。２個のレジスタAR0とAR1の場合には、ポインタARP
は１ビットのみであるが、８個の補助レジスタをもつ実
施例の場合には、ポインタARPは３ビット・レジスタで
ある。16ビット補助レジスタAR0とAR1は、後述するよう
に、間接アドレス命令、あるいは記憶、ロードまたは修
正補助レジスタ命令SAR、LAR、MARの制御を受ける。補
助レジスタの下位部分からの９ビットアドレスは、セレ
クタ15d、ライン15e、セレクタ15f、およびライン15gを
通してアドレス入力15aに加えることができ、その経路
はID1からの制御ビット＃Ｃによって定義される。補助
レジスタの１つをRAMアドレス源にする場合には、セレ
クタ15dはアドレス入力15aとしてライン15eの上の値を
使用する。これに対し、Ｐ−BUSをRAMアドレス源にする
場合には、セレクタ15dは、入力15cからの７ビット・ア
ドレスと、データ・ページ・レジスタDPからの１ビット
の（３ビットまたは４ビットまで拡張可能）ページ・ア
ドレスを使用する。セレクタ15fは、命令によって定義
された通りにＰ−BUSからロードされるポインタARPによ
って制御される。
補助レジスタは間接アドレス指定のために使われ、その
場合には、命令はRAM15に対し完全なアドレスを有する
必要はなく、代りにこのアドレスに対し補助レジスタを
使うことを想定するだけである。そのような命令は、さ
らに選択された補助レジスタに対し増分または減分を規
定することができる。その場合には、AR0またはAR1の９
個のLSBが経路Incを通して＋１または−１だけ変更され
る。したがって、補助レジスタはループ・カウンタとし
て使用できる。また補助レジスタはラインARioを通して
Ｄ−バスによってアクセスされるから、これらのレジス
タは雑作業用レジスタとして使用できるし、またはルー
プ・カウントを開始するため最初にロードすることもで
きる。
場合には、命令はRAM15に対し完全なアドレスを有する
必要はなく、代りにこのアドレスに対し補助レジスタを
使うことを想定するだけである。そのような命令は、さ
らに選択された補助レジスタに対し増分または減分を規
定することができる。その場合には、AR0またはAR1の９
個のLSBが経路Incを通して＋１または−１だけ変更され
る。したがって、補助レジスタはループ・カウンタとし
て使用できる。また補助レジスタはラインARioを通して
Ｄ−バスによってアクセスされるから、これらのレジス
タは雑作業用レジスタとして使用できるし、またはルー
プ・カウントを開始するため最初にロードすることもで
きる。
データ記憶装置15は、Ｄ−BUSおよび入出力回路15iを使
って、ライン15gを通してアクセスされる。データ記憶
装置の構成は、マイクロコンピュータ10の重要な特徴に
よりRAM15内でデータの完全な移動が許されるようにな
っている。命令制御を受けて、あるアドレスにあるデー
タは、ALUやＤ−BUSを使わないで１マシン・サイクル内
で次のより上位のロケーションへ移すことが可能であ
る。したがって、たとえば、加算中、アクセスされたデ
ータを次のより上位のアドレスへ移すことが可能であ
る。
って、ライン15gを通してアクセスされる。データ記憶
装置の構成は、マイクロコンピュータ10の重要な特徴に
よりRAM15内でデータの完全な移動が許されるようにな
っている。命令制御を受けて、あるアドレスにあるデー
タは、ALUやＤ−BUSを使わないで１マシン・サイクル内
で次のより上位のロケーションへ移すことが可能であ
る。したがって、たとえば、加算中、アクセスされたデ
ータを次のより上位のアドレスへ移すことが可能であ
る。
入出力機能 マイクロコンピュータ・チップ10からのデータの入出力
には、データ・バスＤと、制御バス13のラインのうちの
２本を使用する。２本のラインはデータを使用許可バー
DE−と書込み許可バーWE−である。データの入出力機能
のため２つの命令INとOUTが使われる。外部データ・バ
スＤは、入出力制御装置・データ・バッファDCとライン
Ddによって内部データ・バスすなわちＤ−BUSに連絡さ
れている。
には、データ・バスＤと、制御バス13のラインのうちの
２本を使用する。２本のラインはデータを使用許可バー
DE−と書込み許可バーWE−である。データの入出力機能
のため２つの命令INとOUTが使われる。外部データ・バ
スＤは、入出力制御装置・データ・バッファDCとライン
Ddによって内部データ・バスすなわちＤ−BUSに連絡さ
れている。
命令OUTが実行されているときを除き、DCからデータ・
バスＤ−BUSに対する出力が常に高インピーダンス状態
におかれるように、DC内の出力バッファは３個から成っ
ている。すなわち、この目的のために、OUTをデコード
しないときは必らず命令デコーダID1からの制御ビット
＃Ｃの１つが出力バッファを高インピーダンス状態にセ
ットする。IN命令が存在するときは、データ制御装置DC
が16個の入力バッファを作動させるので、外部データ・
バスＤはデータ入力のためDCとラインDdを通して内部Ｄ
−BUSへ連絡される。OUT命令がデコードされると、IDか
らの制御ビット＃ＣがDC内の出力バッファを作動させる
ので、内部Ｄ−BUSはDdとDCを通して外部データ・バス
Ｄへ連絡される。
バスＤ−BUSに対する出力が常に高インピーダンス状態
におかれるように、DC内の出力バッファは３個から成っ
ている。すなわち、この目的のために、OUTをデコード
しないときは必らず命令デコーダID1からの制御ビット
＃Ｃの１つが出力バッファを高インピーダンス状態にセ
ットする。IN命令が存在するときは、データ制御装置DC
が16個の入力バッファを作動させるので、外部データ・
バスＤはデータ入力のためDCとラインDdを通して内部Ｄ
−BUSへ連絡される。OUT命令がデコードされると、IDか
らの制御ビット＃ＣがDC内の出力バッファを作動させる
ので、内部Ｄ−BUSはDdとDCを通して外部データ・バス
Ｄへ連絡される。
また、IN命令の実行は、ID1からライン13a上にデータ使
用許可DIN−ストローブを発生させ、そして15iと15jを
通してＤ−BUSをRAM15に連絡するので、外部からのデー
タはオンチップ・データ記憶装置に入る。マイクロコン
ピュータを信号プロセッサとして意図的に使用するとき
は、オフチップ基準（reference）ごとにRAM15に対し数
百または数千回のアクセスが必要である。すなわち、オ
フチップから値が取り出され、次に、この新しい値とRA
M15内の他のデータを使ってたたみ込みもしくは同様な
操作が実行されるから、別のオフチップ基準が必要とな
る前に数千回の命令実行がなこれよう。この理由のた
め、構成上、オフチップデータ・アクセスよりも内部デ
ータ処理のほうが好ましい。
用許可DIN−ストローブを発生させ、そして15iと15jを
通してＤ−BUSをRAM15に連絡するので、外部からのデー
タはオンチップ・データ記憶装置に入る。マイクロコン
ピュータを信号プロセッサとして意図的に使用するとき
は、オフチップ基準（reference）ごとにRAM15に対し数
百または数千回のアクセスが必要である。すなわち、オ
フチップから値が取り出され、次に、この新しい値とRA
M15内の他のデータを使ってたたみ込みもしくは同様な
操作が実行されるから、別のオフチップ基準が必要とな
る前に数千回の命令実行がなこれよう。この理由のた
め、構成上、オフチップデータ・アクセスよりも内部デ
ータ処理のほうが好ましい。
OUT命令の実行は、ID1からのライン13b上にオフチップ
書込み許可WE−ストローブを発生させ、RAM15から15i,1
5j,D−BUS,ラインDdおよびバッファDCを通して外部バス
Ｄへデータを出力する。第１図を参照すると、このデー
タは周辺装置12内のポートPO−P7の１つ（３ビットRAi
値によって選択される）に書き込むことができる。
書込み許可WE−ストローブを発生させ、RAM15から15i,1
5j,D−BUS,ラインDdおよびバッファDCを通して外部バス
Ｄへデータを出力する。第１図を参照すると、このデー
タは周辺装置12内のポートPO−P7の１つ（３ビットRAi
値によって選択される）に書き込むことができる。
INおよびOUTの両命令に含まれているのは、ID1からのラ
インRAi上の３ビット・ポート・アドレスである。この
アドレスは、セレクタRAsを通して外部アドレスの３個
のLSB（RA9−RA11）上に多重化される。この結果、８個
までの周辺装置をアドレスすることができる。RAバス出
力の残りの上位ビットは、これらの命令の間論理ゼロに
保持される。
インRAi上の３ビット・ポート・アドレスである。この
アドレスは、セレクタRAsを通して外部アドレスの３個
のLSB（RA9−RA11）上に多重化される。この結果、８個
までの周辺装置をアドレスすることができる。RAバス出
力の残りの上位ビットは、これらの命令の間論理ゼロに
保持される。
命令セット 第１図および第２図のマイクロコンピュータ10は、表Ａ
の命令セットを実行する。表Ａは第１行に書込み原始コ
ードに使われる各命令のニモニック言語すなわちアセン
ブリ言語を示し、続いて第２行には、ROM14および命令
レジスタIR内に現われるコード形式である２進法の目的
コードを示す。この２進法コードはID1とID2内でデコー
ドされて制御ビット＃Ｃの全部を発生させ、各種のバス
およびレジスタをアクセスし、かつALUの機能をセット
することによって所定の操作を実行させる。
の命令セットを実行する。表Ａは第１行に書込み原始コ
ードに使われる各命令のニモニック言語すなわちアセン
ブリ言語を示し、続いて第２行には、ROM14および命令
レジスタIR内に現われるコード形式である２進法の目的
コードを示す。この２進法コードはID1とID2内でデコー
ドされて制御ビット＃Ｃの全部を発生させ、各種のバス
およびレジスタをアクセスし、かつALUの機能をセット
することによって所定の操作を実行させる。
表は、さらに、命令の実行中マイクロコンピュータによ
って用いられたサイクルすなわちマシン状態の数を示
す。分岐、呼出し、デーブル索引、および入出力を除く
すべての命令は、１状態時間中に実行されることに注意
されたい。マイクロコンピュータはマイクロコードされ
ない、すなわち、標準ALU命令は１状態時間中に実行さ
れる。表は、さらに、各命令を定義するために必要な命
令語すなわち命令コードの数を示す。ブランチすなわち
分岐と呼出しだけが２個の命令語を必要とすることに特
に注目されたい。表Ａの右欄は各命令に対する操作の簡
単な説明である。
って用いられたサイクルすなわちマシン状態の数を示
す。分岐、呼出し、デーブル索引、および入出力を除く
すべての命令は、１状態時間中に実行されることに注意
されたい。マイクロコンピュータはマイクロコードされ
ない、すなわち、標準ALU命令は１状態時間中に実行さ
れる。表は、さらに、各命令を定義するために必要な命
令語すなわち命令コードの数を示す。ブランチすなわち
分岐と呼出しだけが２個の命令語を必要とすることに特
に注目されたい。表Ａの右欄は各命令に対する操作の簡
単な説明である。
表Ａの大部分の命令は、“IAAA AAAA"のように下位の８
ビット（ビット８−15）を示す。それは１つのオペラン
ドに対する直接アドレスまたはRAM15の間接アドレスで
ある。もし、“I"ビット、すなわちビット８が０であれ
ば、直接アドレス指定モードが使用されるので、命令語
の“A"欄、すなわちビット９〜15は、IRからＰ−BUS、
ライン15c、およびセレクタ15dを通してアドレス入力15
aに連絡される直接アドレスとして使用される。この直
接アドレス指定モードでは、補助レジスタAR0−AR1は使
われない。
ビット（ビット８−15）を示す。それは１つのオペラン
ドに対する直接アドレスまたはRAM15の間接アドレスで
ある。もし、“I"ビット、すなわちビット８が０であれ
ば、直接アドレス指定モードが使用されるので、命令語
の“A"欄、すなわちビット９〜15は、IRからＰ−BUS、
ライン15c、およびセレクタ15dを通してアドレス入力15
aに連絡される直接アドレスとして使用される。この直
接アドレス指定モードでは、補助レジスタAR0−AR1は使
われない。
“IAAA AAAA"を含む命令の場合、間接アドレス指定モー
ドは、これらの命令のＩ欄すなわちビット８内の１によ
って規定される。RAM15に対するライン15a上の入力アド
レスは、この場合、補助レジスタAR0またはAR1の一方か
ら得られ、ビット15がその一方を選択する。もし、ビッ
ト15が０であれば、AR0が使われ、ビット15が１であれ
ば、AR1が使われる。したがって、Ｐ−BUSを通してIRか
ら連絡されたビット15はセレクタ15fを制御する（そし
て、ARPレジスタにロードすることができる）。補助レ
ジスタの数は８個まで拡張可能であるから、これらの間
接アドレス命令のビット13〜15は、間接アドレス指定モ
ードにおいて３ビット・セレクタ15fとARPレジスタを使
って８個のうちの１個を定義するために予約される。ビ
ット10からビット12までは、間接アドレス指定における
制御ビットである。すなわち、ビット10はもし１であれ
ば、アドレスされた補助レジスタを増分させ、もし０で
あれば、変化はない。ビット11は、もし１であれば、ア
ドレスされたARを減分し、もし０であれば、変化はな
い。ビット12は、もし０であれば、現在の命令を実行し
た後ビット15をARPにロードし、もし１であれば、ARPを
そのままにしておく。
ドは、これらの命令のＩ欄すなわちビット８内の１によ
って規定される。RAM15に対するライン15a上の入力アド
レスは、この場合、補助レジスタAR0またはAR1の一方か
ら得られ、ビット15がその一方を選択する。もし、ビッ
ト15が０であれば、AR0が使われ、ビット15が１であれ
ば、AR1が使われる。したがって、Ｐ−BUSを通してIRか
ら連絡されたビット15はセレクタ15fを制御する（そし
て、ARPレジスタにロードすることができる）。補助レ
ジスタの数は８個まで拡張可能であるから、これらの間
接アドレス命令のビット13〜15は、間接アドレス指定モ
ードにおいて３ビット・セレクタ15fとARPレジスタを使
って８個のうちの１個を定義するために予約される。ビ
ット10からビット12までは、間接アドレス指定における
制御ビットである。すなわち、ビット10はもし１であれ
ば、アドレスされた補助レジスタを増分させ、もし０で
あれば、変化はない。ビット11は、もし１であれば、ア
ドレスされたARを減分し、もし０であれば、変化はな
い。ビット12は、もし０であれば、現在の命令を実行し
た後ビット15をARPにロードし、もし１であれば、ARPを
そのままにしておく。
表Ａのいくつかの命令に使われるシフト・コードSSSS
は、ラインSpを通してシフト制御装置Scにロードされ
た、空間の数（ゼロから15）を定義するための４ビット
欄である。Ｄ−BUSを通してRAM15から入ってくるデータ
は、ALU−ｂ入力へ向う途中シフタＳを通過するとき左
シフトされる。
は、ラインSpを通してシフト制御装置Scにロードされ
た、空間の数（ゼロから15）を定義するための４ビット
欄である。Ｄ−BUSを通してRAM15から入ってくるデータ
は、ALU−ｂ入力へ向う途中シフタＳを通過するとき左
シフトされる。
本明細書に記載した構成にとって重要ではないが、表Ａ
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために“A"を、間接アドレス指定を
表わすために“β”を用いている。したがって、“ADD
S,A"は、命令語のＡ欄によって定義された記憶場所の内
容を加算することを意味する。“ADD Aβ”は、ARPに存
在する内容によって選択された補助レジスタAR0またはA
R1でアドレスされたデータ記憶場所の内容を使って加算
することを意味する。“ADD Sβ＋”は、ARを定義し、
次にループ・カウントのためこの補助レジスタを増分す
るためARPの現在内容を使って加算することを意味する
“ADD Sβ”は１だけ減分することを除いて“ADD Sβ
＋”と同じである。“ADD Sβ−,AR"は、以下の演算の
ため新しい補助レジスタを定義するためARPにビット15
の値がロードされることを除いて“ADD Sβ＋”と同じ
である。
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために“A"を、間接アドレス指定を
表わすために“β”を用いている。したがって、“ADD
S,A"は、命令語のＡ欄によって定義された記憶場所の内
容を加算することを意味する。“ADD Aβ”は、ARPに存
在する内容によって選択された補助レジスタAR0またはA
R1でアドレスされたデータ記憶場所の内容を使って加算
することを意味する。“ADD Sβ＋”は、ARを定義し、
次にループ・カウントのためこの補助レジスタを増分す
るためARPの現在内容を使って加算することを意味する
“ADD Sβ”は１だけ減分することを除いて“ADD Sβ
＋”と同じである。“ADD Sβ−,AR"は、以下の演算の
ため新しい補助レジスタを定義するためARPにビット15
の値がロードされることを除いて“ADD Sβ＋”と同じ
である。
表Ａの右欄に記載された説明は、直接アドレス指定を仮
定している。間接アドレス指定については、上記の解説
を用いる。
定している。間接アドレス指定については、上記の解説
を用いる。
以上により、ADD命令は、左へSSSS空間シフトされたRAM
15の16ビットの内容（直接アドレス指定の場合にはロケ
ーションOAAAAAAAにおける内容、また間接アドレス指定
の場合には選ばれたARによって選択されたRAM15内のロ
ケーションにおける内容）をAccの32ビット内容に加算
し、その結果をAccに記憶させる。ADDH命令は、Accの上
位半分だけが１つのオペランドの送信側であり、かつそ
の結果の最終受信地であって、シフトが行なわれないこ
とを除いて、ADD命令と同じことを行なう。
15の16ビットの内容（直接アドレス指定の場合にはロケ
ーションOAAAAAAAにおける内容、また間接アドレス指定
の場合には選ばれたARによって選択されたRAM15内のロ
ケーションにおける内容）をAccの32ビット内容に加算
し、その結果をAccに記憶させる。ADDH命令は、Accの上
位半分だけが１つのオペランドの送信側であり、かつそ
の結果の最終受信地であって、シフトが行なわれないこ
とを除いて、ADD命令と同じことを行なう。
減算命令SUBとSUBHは、アキュムレータAccからアドレス
されたRAM15のデータを減算し、その結果をAccに記憶さ
せる。しかし、その他については加算と同じである。ロ
ード命令LACは、SSSSビットによって左シフトされたIAA
A AAAAによってアドレスされた16ビット・データをAcc
にロードする。ADD、SUBおよびLAC命令だけがシフトを
規定している。
されたRAM15のデータを減算し、その結果をAccに記憶さ
せる。しかし、その他については加算と同じである。ロ
ード命令LACは、SSSSビットによって左シフトされたIAA
A AAAAによってアドレスされた16ビット・データをAcc
にロードする。ADD、SUBおよびLAC命令だけがシフトを
規定している。
補助レジスタについては、４つの命令SAR、LAR、LARKお
よびMARがある。“補助レジスタを記憶せよ”命令SR
は、RRRによって定義されたほうの補助レジスタの内容
を記憶場所IAAA AAAAに記憶させる。“補助レジスタを
ロードせよ“命令LARは、命令SARの逆である。命令SAR
またはLARにおいて定義される補助レジスタARは、Ｐ−
バスを通して命令語のRRR欄がロードされ、ラインARio
を通してどちらの補助レジスタをＤ−バスに連絡すべき
かを決定するポインタRPによって定義される。LARK命令
により、RRRによって定義されたARにIRからの定数Ｋ
（ビット８〜15）がロードされる。この８ビット定数Ｋ
は右そろえされ、16ビット補助レジスタ内のMSBはゼロ
にセットされる。“補助レジスタを修正せよ”命令MAR
は、上記のようにビット10〜ビット12によって補助レジ
スタを修正する。しかし、加算や記憶装置15に対するア
クセスは実行されない。MARコードは、間接モードすな
わちＩ＝１においてのみ効力を有し、直接モードにおい
てこの命令は効力を有せず、すなわちNO−OPとなる。
よびMARがある。“補助レジスタを記憶せよ”命令SR
は、RRRによって定義されたほうの補助レジスタの内容
を記憶場所IAAA AAAAに記憶させる。“補助レジスタを
ロードせよ“命令LARは、命令SARの逆である。命令SAR
またはLARにおいて定義される補助レジスタARは、Ｐ−
バスを通して命令語のRRR欄がロードされ、ラインARio
を通してどちらの補助レジスタをＤ−バスに連絡すべき
かを決定するポインタRPによって定義される。LARK命令
により、RRRによって定義されたARにIRからの定数Ｋ
（ビット８〜15）がロードされる。この８ビット定数Ｋ
は右そろえされ、16ビット補助レジスタ内のMSBはゼロ
にセットされる。“補助レジスタを修正せよ”命令MAR
は、上記のようにビット10〜ビット12によって補助レジ
スタを修正する。しかし、加算や記憶装置15に対するア
クセスは実行されない。MARコードは、間接モードすな
わちＩ＝１においてのみ効力を有し、直接モードにおい
てこの命令は効力を有せず、すなわちNO−OPとなる。
入力／出力命令は、アセンブリ言語では “IN PA,A"または“OUT PA,A"のように書かれる。ここ
で、PAはRAバスのビット９〜11上の３ビットポート・ア
ドレスPPP出力（デコーダID1から生じて、ラインRAiを
通して連絡される）である。IN命令はDEN−を使用許可
し、RCLK−を使用禁止にする。一方、OUT命令はWE−を
使用許可にし、RCLK−を使用禁止にする。周辺装置12
は、RA9〜RA11をデコードし、８個の16ビット・ポートP
0〜P7の１つ、すなわちバスＤを通して読取りまたは書
込みのためのロケーションを選択する。以上の命令は２
つのマシン状態を使用しており、バスＤのデータ入力ピ
ンは第２の状態ではフリーであって、ROM14の代りに記
憶装置11から次の命令の外部取出しを許す。
で、PAはRAバスのビット９〜11上の３ビットポート・ア
ドレスPPP出力（デコーダID1から生じて、ラインRAiを
通して連絡される）である。IN命令はDEN−を使用許可
し、RCLK−を使用禁止にする。一方、OUT命令はWE−を
使用許可にし、RCLK−を使用禁止にする。周辺装置12
は、RA9〜RA11をデコードし、８個の16ビット・ポートP
0〜P7の１つ、すなわちバスＤを通して読取りまたは書
込みのためのロケーションを選択する。以上の命令は２
つのマシン状態を使用しており、バスＤのデータ入力ピ
ンは第２の状態ではフリーであって、ROM14の代りに記
憶装置11から次の命令の外部取出しを許す。
“アキュムレータを記憶せよ”命令SACLとSACHは、アセ
ンブリ言語では“SACL X,A"のように書かれるが、Accの
下位または上位のビットをXXX空間左シストさせ、IAAAA
AAAによって直接または間接に定義されたデータ記憶装
置15内のロケーションに記憶させる。Ｘ欄は、図示実施
例の場合、完全に実行されない。すなわち、SACH命令の
場合、Ｘ＝0,X＝１およびＸ＝４のみが許される。この
シフトは、シフタＳまたはALU内ではなく、アキュムレ
ータAcc回路自体内で実行される。
ンブリ言語では“SACL X,A"のように書かれるが、Accの
下位または上位のビットをXXX空間左シストさせ、IAAAA
AAAによって直接または間接に定義されたデータ記憶装
置15内のロケーションに記憶させる。Ｘ欄は、図示実施
例の場合、完全に実行されない。すなわち、SACH命令の
場合、Ｘ＝0,X＝１およびＸ＝４のみが許される。この
シフトは、シフタＳまたはALU内ではなく、アキュムレ
ータAcc回路自体内で実行される。
シフト・コードのない、演算および論理命令は、ADDH,A
DDS,SUBH,SUBC,ZALH,ZALS,EXOR,AND,ORおよびLACKであ
る。これらの命令は、すべて、アセンブリ言語で、たと
えばADDH,Aのように書かれる。ADDH命令は、RAM15内の
定義されたロケーションからの16ビット・データをAcc
の上位半分に加算し、結果をAccの上位半分に記憶させ
る。実際には、RAM15からのデータは、Ｄ−バスからALU
−ｂ入力へ進むときシフタＳ内で16ビット左シフトされ
る。ADDS命令は、符号外延がシフタＳ内で制御されるこ
とを意味し、Ａによって定義されたRAM15からのデータ
は、符号付き２の補数の代りに16ビットの正数として取
り扱われる。SUBHおよびSUBS命令は、ALU内で減算が実
行されることを除いてADDHおよびADDS命令に相当する。
DDS,SUBH,SUBC,ZALH,ZALS,EXOR,AND,ORおよびLACKであ
る。これらの命令は、すべて、アセンブリ言語で、たと
えばADDH,Aのように書かれる。ADDH命令は、RAM15内の
定義されたロケーションからの16ビット・データをAcc
の上位半分に加算し、結果をAccの上位半分に記憶させ
る。実際には、RAM15からのデータは、Ｄ−バスからALU
−ｂ入力へ進むときシフタＳ内で16ビット左シフトされ
る。ADDS命令は、符号外延がシフタＳ内で制御されるこ
とを意味し、Ａによって定義されたRAM15からのデータ
は、符号付き２の補数の代りに16ビットの正数として取
り扱われる。SUBHおよびSUBS命令は、ALU内で減算が実
行されることを除いてADDHおよびADDS命令に相当する。
除算には、条件付き減算命令SUBCが使われる。RAM15内
の定義されたロケーションの内容は、Accの内容から減
算され、15ビット左シフトされ、ALU出力ALU−ｏを作
る。そのALU出力ALU−ｏは、もしゼロでなければ、１ビ
ットだけ左シフトされ、そして＋１が加算され、その結
果がAccに記憶される。もしALU出力LU−ｏがゼロでなけ
れば、１ビットだけ左シフトされ、その結果がAccに記
憶される（＋１は加算されない）。SUBC命令は、それに
続く命令においてアキュムレータが使用されないという
仮定に立つ２サイクル命令である。もし、それに続く命
令がAccに関係していれば、そのときには、SUBC命令の
後、NO−OP命令を挿入すべきである。
の定義されたロケーションの内容は、Accの内容から減
算され、15ビット左シフトされ、ALU出力ALU−ｏを作
る。そのALU出力ALU−ｏは、もしゼロでなければ、１ビ
ットだけ左シフトされ、そして＋１が加算され、その結
果がAccに記憶される。もしALU出力LU−ｏがゼロでなけ
れば、１ビットだけ左シフトされ、その結果がAccに記
憶される（＋１は加算されない）。SUBC命令は、それに
続く命令においてアキュムレータが使用されないという
仮定に立つ２サイクル命令である。もし、それに続く命
令がAccに関係していれば、そのときには、SUBC命令の
後、NO−OP命令を挿入すべきである。
“ゼロ・アキュムレータ・ロード・ハイ”命令ZALHは、
RAM15内のアドレスされたロケーションにある16ビット
語を取り出し、それをAccの上位半分（ビット０〜15）
にロードする。Accはゼロにされているから、下位ビッ
ト16〜31はゼロのままである。シフタＳはＤ−BUSからA
LUを通ってAccに向うデータ経路内にあるから、ZALH命
令において16ビット・シフトが実行され、データは上位
半分へ移される。ZALS命令は、RAM15から語を取り出
し、それを、ゼロにされたAccの下位半分にロードす
る。符号拡張はシフタＳ内で抑制される。
RAM15内のアドレスされたロケーションにある16ビット
語を取り出し、それをAccの上位半分（ビット０〜15）
にロードする。Accはゼロにされているから、下位ビッ
ト16〜31はゼロのままである。シフタＳはＤ−BUSからA
LUを通ってAccに向うデータ経路内にあるから、ZALH命
令において16ビット・シフトが実行され、データは上位
半分へ移される。ZALS命令は、RAM15から語を取り出
し、それを、ゼロにされたAccの下位半分にロードす
る。符号拡張はシフタＳ内で抑制される。
論理命令EXOR、ANDおよびORは、たとえ取り出されたオ
ペランドが16ビットであっても32ビット形式で実行され
る。EXOR命令の場合には、Accの上位半分はゼロで排他
的論理和がさなれ、Accの下位半分をもつ取り出された
データの排他的論理和で連結され、その結果の両半分が
Accに記憶される。同じことがORおよびAND命令に当ては
まる。
ペランドが16ビットであっても32ビット形式で実行され
る。EXOR命令の場合には、Accの上位半分はゼロで排他
的論理和がさなれ、Accの下位半分をもつ取り出された
データの排他的論理和で連結され、その結果の両半分が
Accに記憶される。同じことがORおよびAND命令に当ては
まる。
ロード・アキュムレータ命令LACKは、命令語の８個のLS
Bに含まれている８ビットの定数をAccの８個のLSBにロ
ードさせ、右そろえされる。すなわち、Accの上位24ビ
ットはゼロにされる。この命令を実行するため、IRから
のＰ−BUS上の命令語が（もちろん、ID1とID2がロード
された後）、BIMによってＤ−BUSへ連絡され、したがっ
て、シフタＳを通して（シフトなしで）ALU−ｂへ連絡
される。ALUは“ALU−ｂを通過させよ”、すなわち“AL
U−ｂにゼロを加算せよ”命令を実行し、定数をAccの中
にそのままにしておく。
Bに含まれている８ビットの定数をAccの８個のLSBにロ
ードさせ、右そろえされる。すなわち、Accの上位24ビ
ットはゼロにされる。この命令を実行するため、IRから
のＰ−BUS上の命令語が（もちろん、ID1とID2がロード
された後）、BIMによってＤ−BUSへ連絡され、したがっ
て、シフタＳを通して（シフトなしで）ALU−ｂへ連絡
される。ALUは“ALU−ｂを通過させよ”、すなわち“AL
U−ｂにゼロを加算せよ”命令を実行し、定数をAccの中
にそのままにしておく。
データシフトすなわちデータ移動命令DSHTは、RAM15内
の定義されたロケーションの内容を定義されたものに１
加えたロケーションに移動させる。この命令は、ALUま
たはＤ−バスを使わずにRAM15に対し内部で実行され
る。しかしながら、この命令はページ境界を横断できな
い。
の定義されたロケーションの内容を定義されたものに１
加えたロケーションに移動させる。この命令は、ALUま
たはＤ−バスを使わずにRAM15に対し内部で実行され
る。しかしながら、この命令はページ境界を横断できな
い。
“Ｔをロードせよ”命令LTは、乗算を準備するために使
用される。LT命令は、ＴレジスタにRAM15からIAAA AAAA
によって定義された値をロードする。
用される。LT命令は、ＴレジスタにRAM15からIAAA AAAA
によって定義された値をロードする。
“データ移動とともにＴをロードせよ”命令LTDは、RAM
におけるDSHT命令に似た演算を用いる。すなわち、Ｔレ
ジスタにIAAA AAAAによって定義されたRAM15の内容がロ
ードされ、次に、この同じ値がロケーションIAAA AAAA
＋１へシフトされ、さらにAccの内容がALU内でＰレジス
タの内容に加算され、その結果がAccに記憶される。LTA
命令は、データ移動のないことを除きLTD命令と同じで
ある。すなわちＴレジスタはRAM15からロードされ、Ｐ
レジスタはAccに加算され、その結果がAccに記憶され
る。
におけるDSHT命令に似た演算を用いる。すなわち、Ｔレ
ジスタにIAAA AAAAによって定義されたRAM15の内容がロ
ードされ、次に、この同じ値がロケーションIAAA AAAA
＋１へシフトされ、さらにAccの内容がALU内でＰレジス
タの内容に加算され、その結果がAccに記憶される。LTA
命令は、データ移動のないことを除きLTD命令と同じで
ある。すなわちＴレジスタはRAM15からロードされ、Ｐ
レジスタはAccに加算され、その結果がAccに記憶され
る。
乗算命令MPYは、乗算器Ｍ内で（ALUは使わない）、Ｔレ
ジスタの16ビット内容にＤ−バスからの入力Mi上のRAM1
5からの値を掛け、その32ビットの結果をＰレジスタに
入れる。“定義を掛けよ”命令MPYKは、Ｔレジスタの16
ビット内容にIR内の命令コードからの13ビット定数Ｃを
掛け、その32ビットの結果をＰレジスタに入れるMPYK命
令の場合、定義はIRからＰ−BUS、BIM、およびＤ−BUS
を通してMiに連絡される。
ジスタの16ビット内容にＤ−バスからの入力Mi上のRAM1
5からの値を掛け、その32ビットの結果をＰレジスタに
入れる。“定義を掛けよ”命令MPYKは、Ｔレジスタの16
ビット内容にIR内の命令コードからの13ビット定数Ｃを
掛け、その32ビットの結果をＰレジスタに入れるMPYK命
令の場合、定義はIRからＰ−BUS、BIM、およびＤ−BUS
を通してMiに連絡される。
“データ・ページをロードせよ”命令LDPKおよびLDP
は、データ・ページ・レジスタDPに、命令コード自体か
らまたはRAM15内の定義されたロケーションから８個ま
でのビットをロードする。図示実施例の場合には、DPレ
ジスタは１ビットのみであるが、より大きなRAM15をも
つ別の実施例の場合には、DPレジスタには８個までのビ
ットが入る。ページ・アドレスは、新しい“ページをロ
ードせよ”命令が生じない限りDP内で同じままである。
は、データ・ページ・レジスタDPに、命令コード自体か
らまたはRAM15内の定義されたロケーションから８個ま
でのビットをロードする。図示実施例の場合には、DPレ
ジスタは１ビットのみであるが、より大きなRAM15をも
つ別の実施例の場合には、DPレジスタには８個までのビ
ットが入る。ページ・アドレスは、新しい“ページをロ
ードせよ”命令が生じない限りDP内で同じままである。
“状態をロードせよ”命令LSTおよび“状態を記憶せ
よ”命令SSTは、呼出しまたは割込みにおいて、状態回
路SDの内容を保存するため、すなわち状態回路SDを再記
憶するために使用される。これらの命令は、この機能を
実行するための配線回路の代りに使用される。
よ”命令SSTは、呼出しまたは割込みにおいて、状態回
路SDの内容を保存するため、すなわち状態回路SDを再記
憶するために使用される。これらの命令は、この機能を
実行するための配線回路の代りに使用される。
使用禁止命令DINTおよび使用許可命令EINTは、割込み能
力をマスクするため、またはアンマスクするために使用
される。すなわち、これらの命令は、マイクロコンピュ
ータ10がINT−ピンに応答するかしないかを決定するラ
ッチをリセットまたはセットする。
力をマスクするため、またはアンマスクするために使用
される。すなわち、これらの命令は、マイクロコンピュ
ータ10がINT−ピンに応答するかしないかを決定するラ
ッチをリセットまたはセットする。
絶対値命令ABSは、アキュムレータが絶対値のみを入れ
るように機能する。すなわち、もしアキュムレータがゼ
ロより小さければ、Accの絶対値がAccにロードされる、
しかし、Accがゼロより大きければ、変化はない。同様
に、ゼロ・アキュムレータ命令ZACは、Accをゼロにす
る。
るように機能する。すなわち、もしアキュムレータがゼ
ロより小さければ、Accの絶対値がAccにロードされる、
しかし、Accがゼロより大きければ、変化はない。同様
に、ゼロ・アキュムレータ命令ZACは、Accをゼロにす
る。
オーバフロー・モード命令RAMVは、状態デコーダSD内の
オーバフロー・モード・ラッチOVMを１にセットし、オ
ーバフロー・モード命令SAMVは０にリセットする。OVM
がセットされると、ALUの出力は、オーバフロー時にAcc
にロードされる前に、その最大または最小値にセットさ
れる。これは、アナログ回路における増幅器飽和の効果
を模擬しており、信号処理上役に立つ。
オーバフロー・モード・ラッチOVMを１にセットし、オ
ーバフロー・モード命令SAMVは０にリセットする。OVM
がセットされると、ALUの出力は、オーバフロー時にAcc
にロードされる前に、その最大または最小値にセットさ
れる。これは、アナログ回路における増幅器飽和の効果
を模擬しており、信号処理上役に立つ。
３つのＰレジスタ命令PAC、HPAC、およびSPACは、MPYま
たはMPYKの後、データを処理する場合に使用される。PA
C命令は、データを修正するいかなる操作も実行させな
いでALUに32ビット・データを通過させることによっ
て、アキュムレータにＰレジスタの内容をロードする。
実際にはALU−ａ入力はゼロにされ、加算が実行され
る。HPAC命令はＰレジスタの内容をAccの内容に加算
し、その結果をAccに入れる。同様に、SPAC命令は、Acc
からＰレジスタの内容を減算し、その結果をAccに入れ
る。
たはMPYKの後、データを処理する場合に使用される。PA
C命令は、データを修正するいかなる操作も実行させな
いでALUに32ビット・データを通過させることによっ
て、アキュムレータにＰレジスタの内容をロードする。
実際にはALU−ａ入力はゼロにされ、加算が実行され
る。HPAC命令はＰレジスタの内容をAccの内容に加算
し、その結果をAccに入れる。同様に、SPAC命令は、Acc
からＰレジスタの内容を減算し、その結果をAccに入れ
る。
サブルーチン命令には、CALL、CALLA、およびRETがあ
る。CALL命令は、２語命令であって、最初の語は命令コ
ードで、２番目の語はサブルーチン内の最初の命令の絶
対アドレスである。CALL命令がID2内でデュードされる
と、PCはアドレスである次の命令語を取り出すため増分
され、次にPCの増分した内容がスタックSTへ入れられ
る。サブルーチンは、戻し命令RETで終了し、RET命令は
TOSのアドレスをポップさせ、PC内にロードする。状態
を保存するため、CALL命令の前にSTT命令を使用しなけ
ればならないし、RET命令の後にLST命令を挿入しなけれ
ばならない。
る。CALL命令は、２語命令であって、最初の語は命令コ
ードで、２番目の語はサブルーチン内の最初の命令の絶
対アドレスである。CALL命令がID2内でデュードされる
と、PCはアドレスである次の命令語を取り出すため増分
され、次にPCの増分した内容がスタックSTへ入れられ
る。サブルーチンは、戻し命令RETで終了し、RET命令は
TOSのアドレスをポップさせ、PC内にロードする。状態
を保存するため、CALL命令の前にSTT命令を使用しなけ
ればならないし、RET命令の後にLST命令を挿入しなけれ
ばならない。
CALLA命令は、ハーボード構成のマシンに対する独自な
ものである。すなわち、この命令は、PC＋１によってア
ドレスされた次のロケーションを使用するのでなくAcc
の内容をサブルーチンのアドレスとして使用する。Acc
の下位ビットは、Acc−ＬおよびBIMを通してＰ−バス
へ、そこからPCpAを通してプログラム・カウンタPCへ転
送される。CALLA命令において増分されたPCは、CALL命
令とまったく同様にSTに入れることによって保存され
る。
ものである。すなわち、この命令は、PC＋１によってア
ドレスされた次のロケーションを使用するのでなくAcc
の内容をサブルーチンのアドレスとして使用する。Acc
の下位ビットは、Acc−ＬおよびBIMを通してＰ−バス
へ、そこからPCpAを通してプログラム・カウンタPCへ転
送される。CALLA命令において増分されたPCは、CALL命
令とまったく同様にSTに入れることによって保存され
る。
デーブル索引命令TBLRおよびTBLWも、アドレス源として
Accを用いている。これらの命令は実行するのに３つの
状態が必要である。IAAA AAAAによって定義されたRAM15
のロケーションはＤ−バスおよびBIMを通してＰ−バス
へ、続いてPCpを通してPCへ転送される。そこから、こ
のアドレスはROM14へ、またはRApcを通して外部RAバス
に加えられる。
Accを用いている。これらの命令は実行するのに３つの
状態が必要である。IAAA AAAAによって定義されたRAM15
のロケーションはＤ−バスおよびBIMを通してＰ−バス
へ、続いてPCpを通してPCへ転送される。そこから、こ
のアドレスはROM14へ、またはRApcを通して外部RAバス
に加えられる。
分岐命令はすべて２語が必要であって、最初の語は命令
コードであり、PC＋１における２番目の語はアドレスで
ある。分岐コードの下位ビット８〜15は使用されない。
非条件付き分岐命令Ｂは、PC＋１における語を次のアド
レスとしてPCにロードする。BARNZ命令は、ループ・カ
ウンタ、すなわちARDによって定義された補助レジスタ
の１つがゼロでないかどうかに基づく条件付きである。
BV命令は、もし状態デコーダSD内のオーバフロー・ビッ
トOVが１であれば分岐させる。BIOZ命令は、I/O ST−か
らのIOビットが状態デコーダSD内の１に対応する、“使
用中−低い”であれば、分岐させる。６つの命令BLZ、B
LEZ、BGZ、BGEZ、BNZ、およびBZ、すべて、Acc内の条件
を反映しているSD内の定義された条件によって決まる。
コードであり、PC＋１における２番目の語はアドレスで
ある。分岐コードの下位ビット８〜15は使用されない。
非条件付き分岐命令Ｂは、PC＋１における語を次のアド
レスとしてPCにロードする。BARNZ命令は、ループ・カ
ウンタ、すなわちARDによって定義された補助レジスタ
の１つがゼロでないかどうかに基づく条件付きである。
BV命令は、もし状態デコーダSD内のオーバフロー・ビッ
トOVが１であれば分岐させる。BIOZ命令は、I/O ST−か
らのIOビットが状態デコーダSD内の１に対応する、“使
用中−低い”であれば、分岐させる。６つの命令BLZ、B
LEZ、BGZ、BGEZ、BNZ、およびBZ、すべて、Acc内の条件
を反映しているSD内の定義された条件によって決まる。
システム・タイミング 第3A〜Ｃ図の（ａ）〜（pp）に第１図のシステム及び第
２図のCPUチップのタイミングを、電圧対時間の波形ま
たはエベント対時間のチャートで示す。チップ10は２つ
の外部ピンX1及びX2を有するクロック発生器17を具備し
ており、該ピンには水晶発振器（または外部発振器）が
接続されている。この水晶発振器の基本周波数は20MHz
までであり、これを（ａ）にクロックφとして示す。こ
のクロックφは最小50nsの周期を有しており、（ｂ）〜
（ｅ）に示す４つの四分の一サイクル・クロックQ1、Q
2、Q3及びQ4を発生するのに用いられ、マイクロコンピ
ュータ・チップ10に対する基本内部タイミングを提供す
る。
２図のCPUチップのタイミングを、電圧対時間の波形ま
たはエベント対時間のチャートで示す。チップ10は２つ
の外部ピンX1及びX2を有するクロック発生器17を具備し
ており、該ピンには水晶発振器（または外部発振器）が
接続されている。この水晶発振器の基本周波数は20MHz
までであり、これを（ａ）にクロックφとして示す。こ
のクロックφは最小50nsの周期を有しており、（ｂ）〜
（ｅ）に示す４つの四分の一サイクル・クロックQ1、Q
2、Q3及びQ4を発生するのに用いられ、マイクロコンピ
ュータ・チップ10に対する基本内部タイミングを提供す
る。
一組の四分の一サイクル・クロックQ1ないしQ4は最小20
0nsの１つのマシンステートタイムを形成する。このス
テートを第３図にS0、S1、S2として示す。クロック発生
器17は、制御バス13のうちの一つの上に出力CLKOUT
（（ｆ））を発生する。CLKOUTはQ1と同じ周期を有する
が、これは50％デューティサイクルであり、Q1の中点で
始まる。この出力を、第１図のシステムの外部素子のタ
イミングまたは同期用に用いる。
0nsの１つのマシンステートタイムを形成する。このス
テートを第３図にS0、S1、S2として示す。クロック発生
器17は、制御バス13のうちの一つの上に出力CLKOUT
（（ｆ））を発生する。CLKOUTはQ1と同じ周期を有する
が、これは50％デューティサイクルであり、Q1の中点で
始まる。この出力を、第１図のシステムの外部素子のタ
イミングまたは同期用に用いる。
内部では、マイクロコンピュータ10は、大部分の型の命
令に対して、１ステートタイム当り１命令を実行する。
従って、１秒間当り500万の命令が20MHzクロック速度で
実行される。いうまでもなく、入出力、分岐すなわちブ
ランチ、コールまたはテーブルルックアップのような若
干の命令は２つまたは３つのステートタイムを必要とす
る。加算、ロード、記憶、等のような一連の単一ステー
ト命令を考えると、（ｇ）に示すように各Q3最中に新た
なアドレスがPCにロードされ、次いでQ4及びQ1最中にRO
M14がアドレス指定され、従って、（ｈ）に示すよう
に、一つの命令語出力がIRから次のQ2における妥当なＰ
−BUS上に発生させられ、Q3まで継続する。従って、ROM
14のアクセス時間は約100nsである。メモリ11からの外
部命令取出しを用いても、同じアクセス時間が適用され
る。
令に対して、１ステートタイム当り１命令を実行する。
従って、１秒間当り500万の命令が20MHzクロック速度で
実行される。いうまでもなく、入出力、分岐すなわちブ
ランチ、コールまたはテーブルルックアップのような若
干の命令は２つまたは３つのステートタイムを必要とす
る。加算、ロード、記憶、等のような一連の単一ステー
ト命令を考えると、（ｇ）に示すように各Q3最中に新た
なアドレスがPCにロードされ、次いでQ4及びQ1最中にRO
M14がアドレス指定され、従って、（ｈ）に示すよう
に、一つの命令語出力がIRから次のQ2における妥当なＰ
−BUS上に発生させられ、Q3まで継続する。従って、ROM
14のアクセス時間は約100nsである。メモリ11からの外
部命令取出しを用いても、同じアクセス時間が適用され
る。
（ｉ）に示すように、命令デコーダID1及びID2はQ3最中
にＰ−BUSから命令語を受取り、そして、若干の高速制
御出力がQ4において可用であるが、大部分のコーダ出力
＃ＣはQ1最中は妥当（valid）である。RAMの直接アドレ
ス指定に対しては、Ｐ−BUSのビット９ないしビット15
上のアドレスは、Ｐ−BUSが妥当となると直ちにRAMコー
ダ15b内にゲートされる。しかし、直接または間接のい
ずれにおいても、RAMアドレスは（ｊ）に示すようにQ3
の開始により妥当である。RAM読取りに対しては、ライ
ン15jを介するＤ−BUSへのデータ出力はQ4上で妥当であ
り、そして、このデータはシフタＳを通過し
（（ｋ））、Q1最中にALU入力として受入れられる
（（ｉ））。ALU制御出力＃ＣはQ2において妥当であ
り、ALU出力ALU−ｏはQ3中に受入れられる。アキュムレ
ータAccはQ4においてALUからロードされ（（ｍ））、次
いで次のQ1において飽和させられる。
にＰ−BUSから命令語を受取り、そして、若干の高速制
御出力がQ4において可用であるが、大部分のコーダ出力
＃ＣはQ1最中は妥当（valid）である。RAMの直接アドレ
ス指定に対しては、Ｐ−BUSのビット９ないしビット15
上のアドレスは、Ｐ−BUSが妥当となると直ちにRAMコー
ダ15b内にゲートされる。しかし、直接または間接のい
ずれにおいても、RAMアドレスは（ｊ）に示すようにQ3
の開始により妥当である。RAM読取りに対しては、ライ
ン15jを介するＤ−BUSへのデータ出力はQ4上で妥当であ
り、そして、このデータはシフタＳを通過し
（（ｋ））、Q1最中にALU入力として受入れられる
（（ｉ））。ALU制御出力＃ＣはQ2において妥当であ
り、ALU出力ALU−ｏはQ3中に受入れられる。アキュムレ
ータAccはQ4においてALUからロードされ（（ｍ））、次
いで次のQ1において飽和させられる。
以上から解るように、例えば、第3A図の（ａ）〜（ｍ）
におけるS0ステートのQ3でフェッチ（取出し）が始まっ
たADD命令は完了する。即ち、その結果はステートS2のQ
4においてAccにロードされ、次いで、ステートS3のQ1に
おいて受入可能な飽和したAccをQ2においてＤバスにロ
ードすることができる。命令実行についてはかなりのオ
ーバラップがある。新たな命令のフェッチすなわち取出
しが１ステート命令に対する各ステートタイムのQ3中に
開始し、従って、１つが終了する前に更に２つの命令の
実行が開始しているということが可能となる。
におけるS0ステートのQ3でフェッチ（取出し）が始まっ
たADD命令は完了する。即ち、その結果はステートS2のQ
4においてAccにロードされ、次いで、ステートS3のQ1に
おいて受入可能な飽和したAccをQ2においてＤバスにロ
ードすることができる。命令実行についてはかなりのオ
ーバラップがある。新たな命令のフェッチすなわち取出
しが１ステート命令に対する各ステートタイムのQ3中に
開始し、従って、１つが終了する前に更に２つの命令の
実行が開始しているということが可能となる。
書込みRAM機能は第3A図の（ａ）〜（ｍ）図には示して
ない。RAM15は常にQ2中に書込みされる。しかし、RAMを
アドレス指定することは常にQ3中においてである。従っ
て、「低次のアキュムレータを記憶」SACLのような命令
を第3A図の（ｎ）〜（ｏ）に示してある。RAMアドレス
は命令レジスタからＰ−BUSを介してS1のQ3上で受取ら
れ（SALC命令の取出しはS0のQ3において開始したものと
仮定する）、そして書込みはステートS2のQ2までは生じ
ない。読出しスロット、即ちS1のQ4中に、RAMのアドレ
ス指定された行いに対してリフレッシュが生じ、次いで
この同じアドレスは書込みのためにステートS2のQ2まで
留まっている。Ｄ−BUSはこの同じQ2中にAccからロード
される。（ｎ）を参照されたい。
ない。RAM15は常にQ2中に書込みされる。しかし、RAMを
アドレス指定することは常にQ3中においてである。従っ
て、「低次のアキュムレータを記憶」SACLのような命令
を第3A図の（ｎ）〜（ｏ）に示してある。RAMアドレス
は命令レジスタからＰ−BUSを介してS1のQ3上で受取ら
れ（SALC命令の取出しはS0のQ3において開始したものと
仮定する）、そして書込みはステートS2のQ2までは生じ
ない。読出しスロット、即ちS1のQ4中に、RAMのアドレ
ス指定された行いに対してリフレッシュが生じ、次いで
この同じアドレスは書込みのためにステートS2のQ2まで
留まっている。Ｄ−BUSはこの同じQ2中にAccからロード
される。（ｎ）を参照されたい。
アキュムレータが、オーバフローモードにおいて、即ち
１にセットされたOVMにおいて飽和機能を行なわなけれ
ばないない場合には、これは（ｍ）のアキュムレータ・
ロード機能後に行なわれる。即ち（ａ）〜（ｍ）のADD
命令に対して、Accは次のステートS3におけるQ1中に飽
和され、従って、上記アキュムレータが後続の命令によ
ってアクセスされると、該アキュムレータはQ2上でＤ−
BUSをロードするのに受入れ可能となる。
１にセットされたOVMにおいて飽和機能を行なわなけれ
ばないない場合には、これは（ｍ）のアキュムレータ・
ロード機能後に行なわれる。即ち（ａ）〜（ｍ）のADD
命令に対して、Accは次のステートS3におけるQ1中に飽
和され、従って、上記アキュムレータが後続の命令によ
ってアクセスされると、該アキュムレータはQ2上でＤ−
BUSをロードするのに受入れ可能となる。
命令がRAM15内のデータ移動機能を用いるときは、この
移動動作は（ｏ）に示すようにQ1に生ずる。また、増分
すなわちインクリメント・ループ・カウンタ機能が補助
レジスタAR0またはAR1に対して行なわれると、このイン
クリメント（または減分すなわちデクリメント）はQ1に
おいて実行される。Ｔレジスタ、補助レジスタAR0また
はAR1、ARPラッチ、DPレジスタ及びスタックSTレジスタ
は、これらの機能がカレント命令に含まれていると、各
々が、任意のステートタイムのQ2中にロードされる。
移動動作は（ｏ）に示すようにQ1に生ずる。また、増分
すなわちインクリメント・ループ・カウンタ機能が補助
レジスタAR0またはAR1に対して行なわれると、このイン
クリメント（または減分すなわちデクリメント）はQ1に
おいて実行される。Ｔレジスタ、補助レジスタAR0また
はAR1、ARPラッチ、DPレジスタ及びスタックSTレジスタ
は、これらの機能がカレント命令に含まれていると、各
々が、任意のステートタイムのQ2中にロードされる。
バス交換モジュールBIMは、この機能が命令によって確
定されると、Q2において開始するＤ−BUSからＰ−BUSへ
の転送を常に実行する。BIMによるＰ−BUSからＤ−BUS
への転送はQ4中に開始される。Ｄ−BUSは各サイクルのQ
3上でプリチャージされ、従って、データがいずれかの
ステートのQ3を通じてＤ−BUS上で桁上がりするという
ことがなく、またデータがQ3中にＤ−BUSへまたはこれ
からロードされることもない。
定されると、Q2において開始するＤ−BUSからＰ−BUSへ
の転送を常に実行する。BIMによるＰ−BUSからＤ−BUS
への転送はQ4中に開始される。Ｄ−BUSは各サイクルのQ
3上でプリチャージされ、従って、データがいずれかの
ステートのQ3を通じてＤ−BUS上で桁上がりするという
ことがなく、またデータがQ3中にＤ−BUSへまたはこれ
からロードされることもない。
プログラムカウンタPCは各ステートタイムのQ3中にPCin
c路によってインクリメントされる。即ち、（ｇ）ロー
ドPC機能は丁度発生させられたインクリメント値であ
る。
c路によってインクリメントされる。即ち、（ｇ）ロー
ドPC機能は丁度発生させられたインクリメント値であ
る。
次に、第3B図において、ブランチ命令の実行を（ｐ）〜
（ｒ）に示す。ステートS0のQ3中にデコーダSD1及びSD2
内にロードされる命令がブランチであると、先行の命令
からのステータスデコーダSDビットはS1のQ1中は妥当で
あり、従ってブランチするかまはブランチしないかの判
断がこの時点でなされる。その間、いうまでもなく、他
の命令取出しが始まっており、従って、ブランチ条件が
適合すると、S1のQ2中にＰ−BUSへ送られた命令は次の
アドレスとして使用されるが実行されない。即ち、ID1
及びID2にロードされない。しかし、上記条件が適合し
ないと、この命令は放棄される。即ち、プリチャージま
でＰ−BUSに留まっている。上記条件が適合していると
すると、ブランチアドレスはS1のQ3中にIRからＰ−BUS
を介してPCへロードされ、そして、新たな命令がS2のQ2
においてIR及びＰ−BUSへ送られ（（ｑ））、次いで、
（ｒ）のS2のQ3で始ってデコードされ及び実行される。
（ｒ）に示す。ステートS0のQ3中にデコーダSD1及びSD2
内にロードされる命令がブランチであると、先行の命令
からのステータスデコーダSDビットはS1のQ1中は妥当で
あり、従ってブランチするかまはブランチしないかの判
断がこの時点でなされる。その間、いうまでもなく、他
の命令取出しが始まっており、従って、ブランチ条件が
適合すると、S1のQ2中にＰ−BUSへ送られた命令は次の
アドレスとして使用されるが実行されない。即ち、ID1
及びID2にロードされない。しかし、上記条件が適合し
ないと、この命令は放棄される。即ち、プリチャージま
でＰ−BUSに留まっている。上記条件が適合していると
すると、ブランチアドレスはS1のQ3中にIRからＰ−BUS
を介してPCへロードされ、そして、新たな命令がS2のQ2
においてIR及びＰ−BUSへ送られ（（ｑ））、次いで、
（ｒ）のS2のQ3で始ってデコードされ及び実行される。
CALL命令は、（ｐ）〜（ｒ）に示すように、ブランチと
同じタイムシーケンスで実行される。ただし、SD評価は
必要でない。そして、元のPC＋１はS1のQ3中にスタック
STへプッシュされる。
同じタイムシーケンスで実行される。ただし、SD評価は
必要でない。そして、元のPC＋１はS1のQ3中にスタック
STへプッシュされる。
リターン命令RETは、（ｓ）〜（ｕ）に示すように、２
サイクル命令である。ステートS0のQ3中にデコーダID1
及びID2にロードされた命令がRETであると、S1のQ3にお
いてPCの「PCインクリメント及びロード」とともに開始
した命令取出しは放棄され、そしてポップスタック機能
がS1のQ3において実行され、従って、次の命令取出しは
リターンアドレスに対するものである。S1のQ4中に取出
された命令は、次いで、S2のQ3で始まってデコードされ
及び実行される。
サイクル命令である。ステートS0のQ3中にデコーダID1
及びID2にロードされた命令がRETであると、S1のQ3にお
いてPCの「PCインクリメント及びロード」とともに開始
した命令取出しは放棄され、そしてポップスタック機能
がS1のQ3において実行され、従って、次の命令取出しは
リターンアドレスに対するものである。S1のQ4中に取出
された命令は、次いで、S2のQ3で始まってデコードされ
及び実行される。
入力（または出力）命令は、（ｒ）〜（ｚ）に示すよう
に、２サイクルにおいて実行される。S0のQ3においてデ
コーダID2にロードされる操作符号が、（ｘ）に示すよ
うに、INであるものとする。S0のQ3で始まって取出され
た命令は使用されない。実行はINのデコードによって禁
止され、従って、上記命令はIRからＰ−BUSへロードさ
れることがない。S1のQ3におけるPCの内容は、次の命令
取出しのために、S2のQ3までセーブされる。即ち、PCは
インクリメント路によって再循環させられてPCへ戻る
が、インクリメントは行なわれない。INのデコードから
発生させられる制御出力＃Ｃは２つのステートに対して
受入れ可能である。（ｇ）に示すように、RAMアドレス
はS1のQ3上でＰ−BUSからロードされ、そしてデータ入
力はS1のQ4上でＤ−BUSに到達し、S2のQ2中にRAM15に書
込まれる。DEN−制御は、IN機能のためにS1のQ4からS2
のQ2を通じて能動である。OUT命令はINと同じように実
行される。ただし、RAM15がS1のQ4中に読出され、そし
てWE制御がDEN−に代って能動である。
に、２サイクルにおいて実行される。S0のQ3においてデ
コーダID2にロードされる操作符号が、（ｘ）に示すよ
うに、INであるものとする。S0のQ3で始まって取出され
た命令は使用されない。実行はINのデコードによって禁
止され、従って、上記命令はIRからＰ−BUSへロードさ
れることがない。S1のQ3におけるPCの内容は、次の命令
取出しのために、S2のQ3までセーブされる。即ち、PCは
インクリメント路によって再循環させられてPCへ戻る
が、インクリメントは行なわれない。INのデコードから
発生させられる制御出力＃Ｃは２つのステートに対して
受入れ可能である。（ｇ）に示すように、RAMアドレス
はS1のQ3上でＰ−BUSからロードされ、そしてデータ入
力はS1のQ4上でＤ−BUSに到達し、S2のQ2中にRAM15に書
込まれる。DEN−制御は、IN機能のためにS1のQ4からS2
のQ2を通じて能動である。OUT命令はINと同じように実
行される。ただし、RAM15がS1のQ4中に読出され、そし
てWE制御がDEN−に代って能動である。
テーブルルックアップ命令が（aa）ないし（dd）に示す
ように実行される。TBLR操作符号は、S0のQ3で始まって
デコードされ、そしてAccをS1のQ2においてＤ−BUSを介
してBIMへコピーせしめ、次いでPCはS1のQ3においてBIM
からＰ−BUSを介してこのAcc値をロードされ、従って、
Accの内容は次の命令取出しアドレスとして使用され
る。その間に、S0のQ3で始まって取出された命令の実行
は、ROM読出し制御＃NRIRを妨げることにより、S1のQ2
においてIRをＰ−BUS（ROM14出力）にコピーすることを
禁止される。
ように実行される。TBLR操作符号は、S0のQ3で始まって
デコードされ、そしてAccをS1のQ2においてＤ−BUSを介
してBIMへコピーせしめ、次いでPCはS1のQ3においてBIM
からＰ−BUSを介してこのAcc値をロードされ、従って、
Accの内容は次の命令取出しアドレスとして使用され
る。その間に、S0のQ3で始まって取出された命令の実行
は、ROM読出し制御＃NRIRを妨げることにより、S1のQ2
においてIRをＰ−BUS（ROM14出力）にコピーすることを
禁止される。
S1のQ3からのPCのインクリメントされた内容はS1のQ3中
にSTへプッシュされ、次いでS2のQ3において後続の命令
アドレスとしてポップされる。Q4/S1ないしQ1/S2中にAc
cからのアドレスを用いてROM14（またはメモリ11）から
取出されたデータはS2のQ2中にＰ−BUS上へロードさ
れ、該バスにおいて該データはS2のQ4まで留まってお
り、この時にBIMは該データをＰバスから受取り、次い
でこれを次のステートであるS3のQ2上でＤバスへ転送す
る。RAM15に対する宛先アドレスがS1のQ3によってＰバ
スからデコーダ15bにロードされ、２ステートにわたっ
て留まっている。従って、S3のQ2において生ずるRAM書
込みは、元のTBLR操作符号において確定されるRAMアド
レスを用いる。
にSTへプッシュされ、次いでS2のQ3において後続の命令
アドレスとしてポップされる。Q4/S1ないしQ1/S2中にAc
cからのアドレスを用いてROM14（またはメモリ11）から
取出されたデータはS2のQ2中にＰ−BUS上へロードさ
れ、該バスにおいて該データはS2のQ4まで留まってお
り、この時にBIMは該データをＰバスから受取り、次い
でこれを次のステートであるS3のQ2上でＤバスへ転送す
る。RAM15に対する宛先アドレスがS1のQ3によってＰバ
スからデコーダ15bにロードされ、２ステートにわたっ
て留まっている。従って、S3のQ2において生ずるRAM書
込みは、元のTBLR操作符号において確定されるRAMアド
レスを用いる。
マイクロコンピュータ装置を製作する際にある固有の諸
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ROMから読出される命
令語は外部バスに対して受入れ可能でなく、従って、RO
Mを、全ての可能な機能を実行するということ以外の方
法では検査することができず、これは長たらしくなる可
能性がある。第２図の装置によれば、第3B図の（ee）な
いし（hh）図に示すようにバス交換モジュールを用いて
ROM14を一度に１語ずつ読出すことができる。I/O ST−
ピンをVdd以上、例えば10Vに保持し、且つRSを低レベル
に保持することによってテストモード（表Ａの命令セッ
トにはない）を入れ、デコーダID1及びID2に対して入力
を発生させるROM出力機能を生じさせ、諸機能において
は、（ee）に示すようにROM14は各サイクルごとにアク
セスされ、PCはインクリメントされる。Ｐ−BUSはROM出
力を受取る（ff）。しかし、操作符号はゴコーダID1、I
D2にロードされない。これに代って、（hh）に示すよう
に、BIMが、各サイクルのQ4上でＰバスから操作符号を
受取り、そして次のQ2上でＤバスへ転送する。
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ROMから読出される命
令語は外部バスに対して受入れ可能でなく、従って、RO
Mを、全ての可能な機能を実行するということ以外の方
法では検査することができず、これは長たらしくなる可
能性がある。第２図の装置によれば、第3B図の（ee）な
いし（hh）図に示すようにバス交換モジュールを用いて
ROM14を一度に１語ずつ読出すことができる。I/O ST−
ピンをVdd以上、例えば10Vに保持し、且つRSを低レベル
に保持することによってテストモード（表Ａの命令セッ
トにはない）を入れ、デコーダID1及びID2に対して入力
を発生させるROM出力機能を生じさせ、諸機能において
は、（ee）に示すようにROM14は各サイクルごとにアク
セスされ、PCはインクリメントされる。Ｐ−BUSはROM出
力を受取る（ff）。しかし、操作符号はゴコーダID1、I
D2にロードされない。これに代って、（hh）に示すよう
に、BIMが、各サイクルのQ4上でＰバスから操作符号を
受取り、そして次のQ2上でＤバスへ転送する。
バス交換モジュール 第4A図に詳細に示すバス交換モジュールBIMは16個の同
構成のステージから成っており、図にはそのうちの１だ
けを示してある。データがBIM内に保持されるのはステ
ートタイムの約1/2よりも長いことはないので、各ステ
ージはフィードバックループなしの２つの被クロック・
インダータIa有す。入力ノードIbは、Q4上で妥当な制御
ビット＃BIFPによって駆動される16個のトランジスタIc
のうちの一つを介してＰ−BUSのそれぞれのビットに接
続される。Ｄ−BUSは、Q2上で妥当なデコーダID1からの
制御ビット＃BIFD（Ｄからのバス交換）によって駆動さ
れるトランジスタIdを介して入力ノードIbに接続され
る。
構成のステージから成っており、図にはそのうちの１だ
けを示してある。データがBIM内に保持されるのはステ
ートタイムの約1/2よりも長いことはないので、各ステ
ージはフィードバックループなしの２つの被クロック・
インダータIa有す。入力ノードIbは、Q4上で妥当な制御
ビット＃BIFPによって駆動される16個のトランジスタIc
のうちの一つを介してＰ−BUSのそれぞれのビットに接
続される。Ｄ−BUSは、Q2上で妥当なデコーダID1からの
制御ビット＃BIFD（Ｄからのバス交換）によって駆動さ
れるトランジスタIdを介して入力ノードIbに接続され
る。
出力ノードIeは、トランジスタIf及びIg、並びに、Q2及
びQ3最中に妥当な制御ビット＃BITPによって駆動される
トランジスタIhを含むプッシュプル・ステージによって
Ｐ−BUSに接続される。同様に、出力ノードIeは、ドラ
イバ・トランジスタIi及びIj、並びに、Q2及びQ4上で妥
当な制御ビット＃BITDによって駆動されるトランジスタ
Ikを有するプッシュプル・ステージを介してＤ−BUSに
接続される。トランジスタIg及びIjは第１のインバータ
Iaの出力においてノードImによって駆動され、プッシュ
プル出力を提供する。データはQ2上でＤバスからノード
Ib、Im、Ieへ転送され、次いでQ4でこれらノードからＰ
バスへ転送される。同様に、データはQ4上でＰバスから
ノードIb、Im、Ieへ転送され、次いでQ4または次のQ2上
でこれらノードからＤバスへ転送される。
びQ3最中に妥当な制御ビット＃BITPによって駆動される
トランジスタIhを含むプッシュプル・ステージによって
Ｐ−BUSに接続される。同様に、出力ノードIeは、ドラ
イバ・トランジスタIi及びIj、並びに、Q2及びQ4上で妥
当な制御ビット＃BITDによって駆動されるトランジスタ
Ikを有するプッシュプル・ステージを介してＤ−BUSに
接続される。トランジスタIg及びIjは第１のインバータ
Iaの出力においてノードImによって駆動され、プッシュ
プル出力を提供する。データはQ2上でＤバスからノード
Ib、Im、Ieへ転送され、次いでQ4でこれらノードからＰ
バスへ転送される。同様に、データはQ4上でＰバスから
ノードIb、Im、Ieへ転送され、次いでQ4または次のQ2上
でこれらノードからＤバスへ転送される。
乗算装置 第4B図に乗算器Ｍ及びそのレジスタＴ及びレジスタＰを
略示し、対応する詳細な回路図を第4C図及び第4D図に示
す。レジスタＴの16ビット出力は、８個一組のブース
（Booth）のデコーダMbに与えられ、該デコーダは８組
の出力Mcを発生し、各組は５つの機能を含んでおり、そ
のうちの２つ、即ち（１）シフトまたはシフトなし、及
び（２）加算、減算またはゼロ、は一度に能動となる。
８個一組のバンクの17ビットスタチックキャリ・フィー
ド・フォワード加算器Ma−１ないしMa−８は、Ｔレジス
タがロードされるとMc入力を受取り、従って、乗算機能
の有効部分は、MPY命令が実行される前に開始させられ
る。加算器Ma−１ないしMa−８はスタチックであり、即
ち、これらを作動させるにはクロックQ1ないしQ4を必要
としない。各レベルまたはバンクはデコーダ出力Meに対
応する制御セクションを含んでおり、上記制御セクショ
ンは加算器にフィードする。レベルMa−２は半加算器を
用い、レベルMa−３ないしMa−８は全加算器を用いる。
第１のレベルMa−１は、先行のステージからの部分積が
ないので、加算器を必要としせず、従って該レベルは制
御セクションだけを有す。MPY命令がQ4上でデコードさ
れると、第２のオペランドが16ビット入力MiによってＤ
バスから上記スタチック加算器へ加えられる。
略示し、対応する詳細な回路図を第4C図及び第4D図に示
す。レジスタＴの16ビット出力は、８個一組のブース
（Booth）のデコーダMbに与えられ、該デコーダは８組
の出力Mcを発生し、各組は５つの機能を含んでおり、そ
のうちの２つ、即ち（１）シフトまたはシフトなし、及
び（２）加算、減算またはゼロ、は一度に能動となる。
８個一組のバンクの17ビットスタチックキャリ・フィー
ド・フォワード加算器Ma−１ないしMa−８は、Ｔレジス
タがロードされるとMc入力を受取り、従って、乗算機能
の有効部分は、MPY命令が実行される前に開始させられ
る。加算器Ma−１ないしMa−８はスタチックであり、即
ち、これらを作動させるにはクロックQ1ないしQ4を必要
としない。各レベルまたはバンクはデコーダ出力Meに対
応する制御セクションを含んでおり、上記制御セクショ
ンは加算器にフィードする。レベルMa−２は半加算器を
用い、レベルMa−３ないしMa−８は全加算器を用いる。
第１のレベルMa−１は、先行のステージからの部分積が
ないので、加算器を必要としせず、従って該レベルは制
御セクションだけを有す。MPY命令がQ4上でデコードさ
れると、第２のオペランドが16ビット入力MiによってＤ
バスから上記スタチック加算器へ加えられる。
８つのレベルの加算器Ma−１ないしMa−８の各レベルは
和を計算し、部分積がラインMfを介して次の高いレベル
へ送られる。ただし、各レベルの２つのLSBはラインMe
を介して動的加算器Mdへ送られる。スタチック加算器ア
レイが確立すると、レベルMa−８からの17ビット出力Mg
に加えて７つの低レベル２ビットLSB出力Meがキャリ・
リップル加算器Md（31ステージ）へ与えられて最終的キ
ャリ評価が行なわれ、31ビット積を２つの補数表記法で
発生させる。この31ビットは、積レジスタＰ内で32ビッ
ト積を得るために符号拡張される。
和を計算し、部分積がラインMfを介して次の高いレベル
へ送られる。ただし、各レベルの２つのLSBはラインMe
を介して動的加算器Mdへ送られる。スタチック加算器ア
レイが確立すると、レベルMa−８からの17ビット出力Mg
に加えて７つの低レベル２ビットLSB出力Meがキャリ・
リップル加算器Md（31ステージ）へ与えられて最終的キ
ャリ評価が行なわれ、31ビット積を２つの補数表記法で
発生させる。この31ビットは、積レジスタＰ内で32ビッ
ト積を得るために符号拡張される。
ブースの２ビット・アルゴリズムにより、加算器ステー
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行なう場合には、１
つのオペランドの右のまたはLSの数字に他のオペランド
を乗じて部分積を作り、次いで、次の数字に乗じて他の
部分積を作り、該他の部分積を上記第１の部分積に対し
て１桁シフトさせる。ブースのアルゴリズムは２値方式
の乗算法を与えたものであり、この乗算法においては、
各たびごとに、１ビットの代りに２ビットを処理するこ
とができる。従って、レベルMa−１はＤバスの全ビット
のＴレジスタ倍を２つのLSBを乗算し、部分積Ma及びMf
を作る。第２のレベルMa−２はＴレジスタの次の２ビッ
トをＤバスに対して乗算し、Ma−１からの部分積Mfを加
算し、そして、この演算は各レベルごとに２ビットをシ
フトするので、新たな部分積Mfを発生する。
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行なう場合には、１
つのオペランドの右のまたはLSの数字に他のオペランド
を乗じて部分積を作り、次いで、次の数字に乗じて他の
部分積を作り、該他の部分積を上記第１の部分積に対し
て１桁シフトさせる。ブースのアルゴリズムは２値方式
の乗算法を与えたものであり、この乗算法においては、
各たびごとに、１ビットの代りに２ビットを処理するこ
とができる。従って、レベルMa−１はＤバスの全ビット
のＴレジスタ倍を２つのLSBを乗算し、部分積Ma及びMf
を作る。第２のレベルMa−２はＴレジスタの次の２ビッ
トをＤバスに対して乗算し、Ma−１からの部分積Mfを加
算し、そして、この演算は各レベルごとに２ビットをシ
フトするので、新たな部分積Mfを発生する。
第4C図に、８つのダコーダMbのうちの一つをレジスタＴ
の２ビットとともに示す。レジスタＴ段は、Q4において
クロックされる再循環トランジスタRc具備の２つのイン
バータIaから成る。上記Ｔ段は、LT命令中にQ2上で生ず
るID1からの＃LTコマンドによってトランジスタTaを介
してロードされる。レジスタＴの２つの出力及び補数は
ラインTo及びTcによって１つのブースのデコーダMbに加
えられる。上記デコーダは４つの論理回路から成ってお
り、各回路は、スタチックロードBa、Bb、BcまたはBd、
及び、ゲートに接続されたラインTo及びTc付きのトラン
ジスタBeのパターンを有す。諸期間のうちの２つは、ラ
インBfによってゲート内に固定された１または０を有
す。出力Mc−１及びMc−２は、シフトなしコマンド及び
シフト・コマンドを表わし、そして論理ステージBe及び
Bdから来る。出力Mc−４及びMc−５は、上記論理回路の
第１のもののロードBaからの真且つ補数出力であり、そ
してこれらは加算コマンド及び減算コマンドを表わす。
Beからの出力はゼロ・コマンドである。
の２ビットとともに示す。レジスタＴ段は、Q4において
クロックされる再循環トランジスタRc具備の２つのイン
バータIaから成る。上記Ｔ段は、LT命令中にQ2上で生ず
るID1からの＃LTコマンドによってトランジスタTaを介
してロードされる。レジスタＴの２つの出力及び補数は
ラインTo及びTcによって１つのブースのデコーダMbに加
えられる。上記デコーダは４つの論理回路から成ってお
り、各回路は、スタチックロードBa、Bb、BcまたはBd、
及び、ゲートに接続されたラインTo及びTc付きのトラン
ジスタBeのパターンを有す。諸期間のうちの２つは、ラ
インBfによってゲート内に固定された１または０を有
す。出力Mc−１及びMc−２は、シフトなしコマンド及び
シフト・コマンドを表わし、そして論理ステージBe及び
Bdから来る。出力Mc−４及びMc−５は、上記論理回路の
第１のもののロードBaからの真且つ補数出力であり、そ
してこれらは加算コマンド及び減算コマンドを表わす。
Beからの出力はゼロ・コマンドである。
スタチック加算器の第１のレベルMa−１は、Ｄ−BUS入
力Mi及び入力Mcだけしか含まれておらず、部分積を有し
ないという点において、高レベルのものよりも簡単であ
る。この第１のステージの２つのステージを、レベルMa
−２及びレベルMa−３の17のステージのうちの２つとと
もに第4C図に示す。制御セクションMmは全てのレベル上
で同じである。どの素子もクロックされない。
力Mi及び入力Mcだけしか含まれておらず、部分積を有し
ないという点において、高レベルのものよりも簡単であ
る。この第１のステージの２つのステージを、レベルMa
−２及びレベルMa−３の17のステージのうちの２つとと
もに第4C図に示す。制御セクションMmは全てのレベル上
で同じである。どの素子もクロックされない。
デコーダMb及び制御出力Mcを有する制御セクションMmは
ブースの一度に２ビット形アルゴリズムを決定し、これ
は回路を減らし且つ速度を２倍増大する。２つのビット
が順々に問い合せされるときに、必要となる演算は加
算、減算、演算なし、または唯１ビットのシフトのみで
ある。Ｔからの入力を一つのオペランドとして考え、及
びＤバスからの入力を他のオペランドとして考える場合
に、機能は次表の通りである。
ブースの一度に２ビット形アルゴリズムを決定し、これ
は回路を減らし且つ速度を２倍増大する。２つのビット
が順々に問い合せされるときに、必要となる演算は加
算、減算、演算なし、または唯１ビットのシフトのみで
ある。Ｔからの入力を一つのオペランドとして考え、及
びＤバスからの入力を他のオペランドとして考える場合
に、機能は次表の通りである。
ブースの２ビット・アルゴリズムを用いる乗算の一例を
示せば次の通りである。
示せば次の通りである。
制御セクションMmにおいて、Ｄバスからの入力Miはトラ
ンジスタMm−１及び制御出力Mc−１によって制御され、
シフトはない。隣りのビットに対するMi入力はトランジ
スタMm−２及びMc−２シフト・コマンドによってゲート
インされ、上述のように「2D」の関数を提供する。ゼロ
はトランジスタMm−３及びゼロ制御出力Mc−３によって
提供され、その結果、モードMm−４がVccに接続される
（２の補数におけるゼロ）。先行のステージからのキャ
リ・インはラインMm−５上にあり、そして上記先行のス
テージからの部分積はラインMm−６上にある。加算また
は減算制御は,Mc−４及びMc−５の各加算及び減算コマ
ンドによって制御されるトランジスタMm−７によって提
供される。全加算器は、制御セクションの出力を受取る
論理ゲートMn−１、並びにゲートMn−２及び排他的NORM
n−３を含んでおり、ラインMn−４上の和及びラインMn
−５上のキャリを作る。
ンジスタMm−１及び制御出力Mc−１によって制御され、
シフトはない。隣りのビットに対するMi入力はトランジ
スタMm−２及びMc−２シフト・コマンドによってゲート
インされ、上述のように「2D」の関数を提供する。ゼロ
はトランジスタMm−３及びゼロ制御出力Mc−３によって
提供され、その結果、モードMm−４がVccに接続される
（２の補数におけるゼロ）。先行のステージからのキャ
リ・インはラインMm−５上にあり、そして上記先行のス
テージからの部分積はラインMm−６上にある。加算また
は減算制御は,Mc−４及びMc−５の各加算及び減算コマ
ンドによって制御されるトランジスタMm−７によって提
供される。全加算器は、制御セクションの出力を受取る
論理ゲートMn−１、並びにゲートMn−２及び排他的NORM
n−３を含んでおり、ラインMn−４上の和及びラインMn
−５上のキャリを作る。
速度は、同じレブル上でキャリ・リップルの代りにキャ
リ・フィード・フォワードを用いることによって増大す
る。レベルMa−１は先行のステージからの部分積または
和Mm−６を有しておらず、またキャリ・インMn−５も有
しておらず、従って、加算器は必要でなく、モードMm−
８において和（差）を作ってキャリを作らない制御器だ
けがあればよい。第２のレベルMa−２は、Ma−１からキ
ャリ・フィード・フォワードを受取ることがないので、
半加算器である。
リ・フィード・フォワードを用いることによって増大す
る。レベルMa−１は先行のステージからの部分積または
和Mm−６を有しておらず、またキャリ・インMn−５も有
しておらず、従って、加算器は必要でなく、モードMm−
８において和（差）を作ってキャリを作らない制御器だ
けがあればよい。第２のレベルMa−２は、Ma−１からキ
ャリ・フィード・フォワードを受取ることがないので、
半加算器である。
ダイナミック加算器すなわち31ステージ・リップル・ス
ルー・キャリ加算器の諸加算器ステージのうちの一つを
レジスタＰの１つのステージとともに第4D図に示す。上
記加算器ステージは、トランジスタMd1によってQ1また
はQ3上でゲートされる２つの入力Meを受取る。加算器Md
の６つのLSBは、その入力がQ1上でゲートされる。即
ち、スタチックアレイ・レベルMa−１、Ma−２及びMa−
３が確立されており、そして出力Meがこの時点で妥当で
あるからである。従って、出力Mfはまだ妥当となってい
ないが、Mdにおける加算及びリップル・スルーは開始で
きる。従って、より多くの有効ビットがトランジスタMd
1においてQ3上でゲートされる。
ルー・キャリ加算器の諸加算器ステージのうちの一つを
レジスタＰの１つのステージとともに第4D図に示す。上
記加算器ステージは、トランジスタMd1によってQ1また
はQ3上でゲートされる２つの入力Meを受取る。加算器Md
の６つのLSBは、その入力がQ1上でゲートされる。即
ち、スタチックアレイ・レベルMa−１、Ma−２及びMa−
３が確立されており、そして出力Meがこの時点で妥当で
あるからである。従って、出力Mfはまだ妥当となってい
ないが、Mdにおける加算及びリップル・スルーは開始で
きる。従って、より多くの有効ビットがトランジスタMd
1においてQ3上でゲートされる。
次の低レベル有効ステージからのキャリ入力Md2が、排
他的NOR回路Md3の１つの入力に、及び、次の高レベルの
ステージに対してキャリ出力Md5を発生するキャリ出力
ゲートMd4に加えられる。論理ゲートMd6によって入力Me
及びキャリ・インから伝播期間が発生し、Md4付きの論
理ゲードMd7によってキャリ発生期間が発生する。同じ
出力Md8がラインMd9によってＰレジスタ・ステージの入
力に接続され、トランジスタPaによるQ4上のID1からの
＃LPR（Ｐレジスタにロード）によってゲートされる。
ＰレジスタＴ・ステージは、１対のインバータIa及びQ2
上でゲートされる再循環トランジスタRcから成る。出力
は、インバータPcとともに、１つの入力としてのID1か
らの＃NRPR（Ｐレジスタの読出しなし）を有するゲート
PbによってQ1上でALU−ｂ入力に加えられる。トランジ
スタPbはQ4上でALU−ｂ入力をプリチャージする。
他的NOR回路Md3の１つの入力に、及び、次の高レベルの
ステージに対してキャリ出力Md5を発生するキャリ出力
ゲートMd4に加えられる。論理ゲートMd6によって入力Me
及びキャリ・インから伝播期間が発生し、Md4付きの論
理ゲードMd7によってキャリ発生期間が発生する。同じ
出力Md8がラインMd9によってＰレジスタ・ステージの入
力に接続され、トランジスタPaによるQ4上のID1からの
＃LPR（Ｐレジスタにロード）によってゲートされる。
ＰレジスタＴ・ステージは、１対のインバータIa及びQ2
上でゲートされる再循環トランジスタRcから成る。出力
は、インバータPcとともに、１つの入力としてのID1か
らの＃NRPR（Ｐレジスタの読出しなし）を有するゲート
PbによってQ1上でALU−ｂ入力に加えられる。トランジ
スタPbはQ4上でALU−ｂ入力をプリチャージする。
乗算器演算のタイミングを第3C図の（jj）〜（mm）に示
す。S0のQ2上で、レジスタＴがロードされ、ブースのデ
コーダからの出力Mcは妥当となる。MPY命令がS1のQ3に
おいてデコーダ内で妥当であるとすると、Ｄバスからの
Mi入力はS1のQ4において妥当である。ダイナミック加算
器Mdの低レベルのビットはS2のQ1上でMd1を介してMeを
ロードされ、そしてキャリが31ビットの低レベルのもの
を通じてリップルを開始し、次いでこれは高レベルの出
力Mfを通じてS2のQ3において継続し、従ってレジスタＰ
はPaを介してS2のQ4上でロードされ、データは、後続の
サイクルのQ1上でALU−１にロードされるまで、該レジ
スタに留まっている。
す。S0のQ2上で、レジスタＴがロードされ、ブースのデ
コーダからの出力Mcは妥当となる。MPY命令がS1のQ3に
おいてデコーダ内で妥当であるとすると、Ｄバスからの
Mi入力はS1のQ4において妥当である。ダイナミック加算
器Mdの低レベルのビットはS2のQ1上でMd1を介してMeを
ロードされ、そしてキャリが31ビットの低レベルのもの
を通じてリップルを開始し、次いでこれは高レベルの出
力Mfを通じてS2のQ3において継続し、従ってレジスタＰ
はPaを介してS2のQ4上でロードされ、データは、後続の
サイクルのQ1上でALU−１にロードされるまで、該レジ
スタに留まっている。
以上、本発明をその実施例について説明したが、本発明
のこの実施例に限定されるものではない。以上の説明か
ら、当業者には上述の実施例についての種々の変形及び
本発明についての他の態様が可能である。かかる変形ま
たは態様は全て、特許請求の範囲に記載の如き本発明の
真の範囲内にある。
のこの実施例に限定されるものではない。以上の説明か
ら、当業者には上述の実施例についての種々の変形及び
本発明についての他の態様が可能である。かかる変形ま
たは態様は全て、特許請求の範囲に記載の如き本発明の
真の範囲内にある。
第１図は本発明にかかる『マイクロコンピュータ・シス
テムのブロック図、第２図は第１図のシステムに使用す
るMOS/LSIマイクロコンピュータ装置（CPUまたは中央処
理装置を含む）のブロック図、第3A図ないし第3C図は第
２図のマイクロコンピュータの演算における電圧または
事象対時間の関係を示すタイミングチャート、第4A図な
いし第4D図は第２図のマイクロコンピュータ装置におけ
る特定の回路の略線図である。 10……マイクロコンピュータ、11……メモリ、12……I/
O装置、13……制御バス、14……リード・オンリ・メモ
リ（ROM）、15……ランダム・アクセス・メモリ、17…
…クロック発生器。
テムのブロック図、第２図は第１図のシステムに使用す
るMOS/LSIマイクロコンピュータ装置（CPUまたは中央処
理装置を含む）のブロック図、第3A図ないし第3C図は第
２図のマイクロコンピュータの演算における電圧または
事象対時間の関係を示すタイミングチャート、第4A図な
いし第4D図は第２図のマイクロコンピュータ装置におけ
る特定の回路の略線図である。 10……マイクロコンピュータ、11……メモリ、12……I/
O装置、13……制御バス、14……リード・オンリ・メモ
リ（ROM）、15……ランダム・アクセス・メモリ、17…
…クロック発生器。
フロントページの続き (72)発明者 サレンダー エム マガー アメリカ合衆国 テキサス州 77072 ヒ ューストン サマーフォード ドライブ 11119 (56)参考文献 特開 昭56−85157（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に形成されたディジタル信号
処理用マイクロコンピュータ装置であって、 データバスと、 前記データバスに接続されたハードウエア乗算器と、 前記ハードウエア乗算器に接続された演算論理ユニット
と、 前記演算論理ユニットの出力を受けるアキュムレータ
と、 前記演算論理ユニットのオーバーフロー発生時に所定値
を前記アキュムレータにロードする制御回路と を含むマイクロコンピュータ装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34786082A | 1982-02-11 | 1982-02-11 | |
| US06/347,859 US4538239A (en) | 1982-02-11 | 1982-02-11 | High-speed multiplier for microcomputer used in digital signal processing system |
| US347859 | 1982-02-11 | ||
| US347860 | 1982-02-11 | ||
| US06/350,852 US4577282A (en) | 1982-02-22 | 1982-02-22 | Microcomputer system for digital signal processing |
| US350852 | 1982-02-22 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23503682A Division JPH079646B2 (ja) | 1982-02-11 | 1982-12-28 | マイクロコンピュ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186486A JPH02186486A (ja) | 1990-07-20 |
| JPH079648B2 true JPH079648B2 (ja) | 1995-02-01 |
Family
ID=27407800
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23503682A Expired - Lifetime JPH079646B2 (ja) | 1982-02-11 | 1982-12-28 | マイクロコンピュ−タ装置 |
| JP1306364A Expired - Lifetime JPH079648B2 (ja) | 1982-02-11 | 1989-11-24 | マイクロコンピュータ装置 |
| JP1306363A Expired - Lifetime JPH079647B2 (ja) | 1982-02-11 | 1989-11-24 | マイクロコンピュータ装置 |
| JP1306365A Expired - Lifetime JPH079649B2 (ja) | 1982-02-11 | 1989-11-24 | マイクロコンピュータ装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23503682A Expired - Lifetime JPH079646B2 (ja) | 1982-02-11 | 1982-12-28 | マイクロコンピュ−タ装置 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306363A Expired - Lifetime JPH079647B2 (ja) | 1982-02-11 | 1989-11-24 | マイクロコンピュータ装置 |
| JP1306365A Expired - Lifetime JPH079649B2 (ja) | 1982-02-11 | 1989-11-24 | マイクロコンピュータ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (3) | EP0392133B1 (ja) |
| JP (4) | JPH079646B2 (ja) |
| DE (3) | DE3280477T2 (ja) |
Families Citing this family (7)
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