JP3231429B2 - 中央処理装置と乗算器とを有する半導体集積回路装置 - Google Patents
中央処理装置と乗算器とを有する半導体集積回路装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
-
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Description
【０００１】
【産業上の利用分野】本発明は中央処理装置（ＣＰＵ）
とメモリとを有するロジックＬＳＩに係り、特に高速信
号処理を必要とするシングルチップマイクロコンピュー
タに関する。
とメモリとを有するロジックＬＳＩに係り、特に高速信
号処理を必要とするシングルチップマイクロコンピュー
タに関する。
【０００２】
【従来の技術】加算、論理積、論理和等の論理動作を実
行する論理演算回路（ＡＬＵ）を含むシングルチップマ
イクロコンピュータのチップ内に高速信号処理が可能な
乗算器を取リ込むことが、本発明に先立って本発明者等
によって検討された。
行する論理演算回路（ＡＬＵ）を含むシングルチップマ
イクロコンピュータのチップ内に高速信号処理が可能な
乗算器を取リ込むことが、本発明に先立って本発明者等
によって検討された。
【０００３】図３は、その一例によるチップの構成を示
すものである。図３に示すように、マイクロコンピュー
タは、中央処理装置（ＣＰＵ）１と、メモリ３と、デー
タバス４と、アドレスバス５とにより構成され、アドレ
スバス５上のアドレスによってメモリ３から読み出され
た命令は命令レジスタ９に格納された後、制御回路１０
に供給され、制御信号１２が生成される。ＣＰＵ１内部
の命令実行部１１は、データバス４と接続されたデータ
バッファ１３と、アドレスバス５を駆動するアドレスバ
ッファ１４と、ＡＬＵ１５と、ＣＰＵの内部レジスタ１
６と、ＣＰＵ内部データバス１７〜１９とから構成さ
れ、特に乗算器２２は、ＣＰＵ１の命令実行部１１内部
に形成され、命令実行１１内部のバス１７、１８、１９
に接続される構成となっている。メモリ３上のデータは
データバス４を介してＣＰＵ１に取り込まれ、命令実行
部１１で演算処理される。図４は、他の例によるチップ
の構成を示すもので、乗算器２３はデータバス４とアド
レスバス５とに接続されることによってＣＰＵ１からア
クセス制御可能なアドレスマップ上に配置された構成と
なっている。メモリ３上のデータを乗算する場合は、デ
ータバス４を介して１度そのデータをＣＰＵ１内部に取
り込み、アドレスマップされた乗算器２３に対して書き
込みを行うことで演算を起動させる。乗算器２３の演算
結果をメモリ３上に格納する場合も、１度ＣＰＵ１内に
データを取り込んでからメモリ３に対する書き込みを行
う。
すものである。図３に示すように、マイクロコンピュー
タは、中央処理装置（ＣＰＵ）１と、メモリ３と、デー
タバス４と、アドレスバス５とにより構成され、アドレ
スバス５上のアドレスによってメモリ３から読み出され
た命令は命令レジスタ９に格納された後、制御回路１０
に供給され、制御信号１２が生成される。ＣＰＵ１内部
の命令実行部１１は、データバス４と接続されたデータ
バッファ１３と、アドレスバス５を駆動するアドレスバ
ッファ１４と、ＡＬＵ１５と、ＣＰＵの内部レジスタ１
６と、ＣＰＵ内部データバス１７〜１９とから構成さ
れ、特に乗算器２２は、ＣＰＵ１の命令実行部１１内部
に形成され、命令実行１１内部のバス１７、１８、１９
に接続される構成となっている。メモリ３上のデータは
データバス４を介してＣＰＵ１に取り込まれ、命令実行
部１１で演算処理される。図４は、他の例によるチップ
の構成を示すもので、乗算器２３はデータバス４とアド
レスバス５とに接続されることによってＣＰＵ１からア
クセス制御可能なアドレスマップ上に配置された構成と
なっている。メモリ３上のデータを乗算する場合は、デ
ータバス４を介して１度そのデータをＣＰＵ１内部に取
り込み、アドレスマップされた乗算器２３に対して書き
込みを行うことで演算を起動させる。乗算器２３の演算
結果をメモリ３上に格納する場合も、１度ＣＰＵ１内に
データを取り込んでからメモリ３に対する書き込みを行
う。
【０００４】
【発明が解決しようとする課題】乗算器は、その内部で
くり返し演算を行う構成とすることにより、面積と処理
時間のトレードオフを行うことができる。そのため、必
要性能を満たす最小面積の乗算器を選択することが可能
となる。ところが図３に示した例では、一般にはマクロ
セルでレイアウトされる命令実行部１１内部に乗算器２
２が組み込まれているため、乗算器の性能変更に際して
の設計変更レイアウトが困難であり、この点が配慮され
ていなかった。一方、図４に示した例では、ＣＰＵ１と
乗算器２３とが別モジュール構成になっているため、変
更レイアウトは容易な構成となっている。しかし、メモ
リ３と乗算器２３との間のデータ転送を直接行えず、１
度ＣＰＵ１の内部にデータを取り込む処理が必要である
ため、高速化への配慮が弱かった。従って、本発明の目
的とするところは、乗算器の目標性能に合致した設計変
更が容易であるとともに、メモリと乗算器との間でデー
タを直接転送可能な半導体集積回路を提供することにあ
る。
くり返し演算を行う構成とすることにより、面積と処理
時間のトレードオフを行うことができる。そのため、必
要性能を満たす最小面積の乗算器を選択することが可能
となる。ところが図３に示した例では、一般にはマクロ
セルでレイアウトされる命令実行部１１内部に乗算器２
２が組み込まれているため、乗算器の性能変更に際して
の設計変更レイアウトが困難であり、この点が配慮され
ていなかった。一方、図４に示した例では、ＣＰＵ１と
乗算器２３とが別モジュール構成になっているため、変
更レイアウトは容易な構成となっている。しかし、メモ
リ３と乗算器２３との間のデータ転送を直接行えず、１
度ＣＰＵ１の内部にデータを取り込む処理が必要である
ため、高速化への配慮が弱かった。従って、本発明の目
的とするところは、乗算器の目標性能に合致した設計変
更が容易であるとともに、メモリと乗算器との間でデー
タを直接転送可能な半導体集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明の代表的な実施形態による半導体集積回路は、Ｃ
ＰＵ（１）と、該ＣＰＵ（１）からのアドレスとデータ
とが伝達されるバス（５，４）と、該バス（５，４）に
接続され上記ＣＰＵ（１）からのアドレスによりアクセ
スされるメモリ（３）と、上記バス（４）を介して上記
ＣＰＵ（１）に接続された乗算器（２）と、上記ＣＰＵ
（１）から上記バス（５）にアクセスアドレスを出力す
ることにより上記バス（４）を介して上記メモリ（３）
から読み出す間に、該読み出しデータに関する乗算命令
のコマンドを上記ＣＰＵ（１）から上記乗算器（２）へ
転送するコマンド信号線（６）とをチップ上に具備する
ことを特徴とする。
本発明の代表的な実施形態による半導体集積回路は、Ｃ
ＰＵ（１）と、該ＣＰＵ（１）からのアドレスとデータ
とが伝達されるバス（５，４）と、該バス（５，４）に
接続され上記ＣＰＵ（１）からのアドレスによりアクセ
スされるメモリ（３）と、上記バス（４）を介して上記
ＣＰＵ（１）に接続された乗算器（２）と、上記ＣＰＵ
（１）から上記バス（５）にアクセスアドレスを出力す
ることにより上記バス（４）を介して上記メモリ（３）
から読み出す間に、該読み出しデータに関する乗算命令
のコマンドを上記ＣＰＵ（１）から上記乗算器（２）へ
転送するコマンド信号線（６）とをチップ上に具備する
ことを特徴とする。
【０００６】一方、乗算器（２）を最小面積で構成する
と、チップサイズは低減でき、低価格となるものの、処
理能力の低下を考慮して、ひとつの乗算命令を乗算器
（２）での繰返し演算により実行することが必要とな
る。従って、乗算器（２）が乗算命令の繰返し演算を実
行中には、ＣＰＵ（１）から次の乗算命令の演算を開始
できない。従って、かかる繰返し演算を考慮して、本発
明の好適な実施形態による半導体集積回路は、上記乗算
器（２）が上記乗算命令の繰返し演算を実行しているこ
とを示す状態信号（８）を上記乗算器（２）が出力し、
該状態信号（８）に応答して上記ＣＰＵ（１）から上記
コマンド信号線（６）への次コマンド発行のバスサイク
ルを延長するバスサイクル制御回路（２０）を具備する
ことを特徴とする。
と、チップサイズは低減でき、低価格となるものの、処
理能力の低下を考慮して、ひとつの乗算命令を乗算器
（２）での繰返し演算により実行することが必要とな
る。従って、乗算器（２）が乗算命令の繰返し演算を実
行中には、ＣＰＵ（１）から次の乗算命令の演算を開始
できない。従って、かかる繰返し演算を考慮して、本発
明の好適な実施形態による半導体集積回路は、上記乗算
器（２）が上記乗算命令の繰返し演算を実行しているこ
とを示す状態信号（８）を上記乗算器（２）が出力し、
該状態信号（８）に応答して上記ＣＰＵ（１）から上記
コマンド信号線（６）への次コマンド発行のバスサイク
ルを延長するバスサイクル制御回路（２０）を具備する
ことを特徴とする。
【０００７】
【作用】本発明の代表的な実施形態によれば、ＣＰＵ
（１）と乗算器（２）とはバス（４）を介して接続され
た別のモジュール構成となっているので、乗算器（２）
の性能変更に際して、ＣＰＵ（１）は無関係となり、設
計変更レイアウトが容易となる。また、ＣＰＵ（１）か
らバス（５）にアクセスアドレスを出力することにより
バス（４）を介してメモリ（３）から読み出す間に、読
み出しデータに関する乗算命令のコマンドをＣＰＵ
（１）から乗算器（２）へ転送するコマンド信号線
（６）とをチップ上に具備しているので、メモリ（３）
と乗算器（２）との間でデータを直接転送することが可
能となる。
（１）と乗算器（２）とはバス（４）を介して接続され
た別のモジュール構成となっているので、乗算器（２）
の性能変更に際して、ＣＰＵ（１）は無関係となり、設
計変更レイアウトが容易となる。また、ＣＰＵ（１）か
らバス（５）にアクセスアドレスを出力することにより
バス（４）を介してメモリ（３）から読み出す間に、読
み出しデータに関する乗算命令のコマンドをＣＰＵ
（１）から乗算器（２）へ転送するコマンド信号線
（６）とをチップ上に具備しているので、メモリ（３）
と乗算器（２）との間でデータを直接転送することが可
能となる。
【０００８】本発明の好適な実施形態によれば、乗算器
（２）による乗算命令の繰返し演算の実行中であること
を状態信号（８）が示す場合には、バスサイクル制御回
路（２０）はＣＰＵ（１）からコマンド信号線（６）へ
の次コマンド発行のバスサイクルを延長するので、現コ
マンドの命令実行が完了する前に次コマンド発行のバス
サイクルが終了するとともに次コマンドの命令実行が開
始すると言う誤動作の問題を回避することができる。本
発明のその他の目的と特徴は、以下の実施例から明らか
となろう。
（２）による乗算命令の繰返し演算の実行中であること
を状態信号（８）が示す場合には、バスサイクル制御回
路（２０）はＣＰＵ（１）からコマンド信号線（６）へ
の次コマンド発行のバスサイクルを延長するので、現コ
マンドの命令実行が完了する前に次コマンド発行のバス
サイクルが終了するとともに次コマンドの命令実行が開
始すると言う誤動作の問題を回避することができる。本
発明のその他の目的と特徴は、以下の実施例から明らか
となろう。
【０００９】
【実施例】図１は、本発明の実施例に従って乗算器２を
内蔵したシングルチップマイクロコンピュータのチップ
の内部ブロック図である。プロセッサのＣＰＵ１は、デ
ータバス４を介して、乗算器２と、メモリ３と、タイマ
やシリアルコミュニケーションインタフェース等の周辺
回路２１とにチップ上で接続され、ＣＰＵ１から出力さ
れアドレスバス５に伝えられるアドレスによってメモリ
３と周辺回路２１とはアクセスされる。ＣＰＵ１は、デ
ータバス４を介してメモリ３などから読み出した命令コ
ードを一時的に格納しておく命令レジスタ９と、読み出
した命令コードをデコードして命令実行部１１等の制御
信号１２を生成する制御回路１０と、演算処理を実行す
る命令実行部１１とから構成されている。命令実行部１
１の内部では、アドレスバッファ１４、ＡＬＵ１５、内
部レジスタ１６、データの入出力バッファ１３等が内部
データバス１７、１８、１９に接続されている。ＣＰＵ
１は、メモリ３に格納されている命令コードをデータバ
ス４を介して読み出し、命令レジスタ９に取り込む。取
り込まれた命令は制御回路１０でデコードされ、ＣＰＵ
内部の制御信号１２を出力する。この制御信号１２によ
って命令実行部１１は制御され、所望の演算が実行され
る。また、本実施例では、乗算器２が、データバス４
と、コマンド制御信号線６と、ウェイト信号線７とを介
してＣＰＵ１に接続され、この乗算器２に内部状態信号
線８を介してバスサイクル制御回路２０が接続されてい
る。乗算器２にはＣＰＵ１の制御回路１１からのコマン
ド制御信号６が入力され、乗算器２の内部状態は信号線
８を介してバスサイクル制御回路２０に伝えられ、この
内部状態信号８とコマンド制御信号６によって乗算器２
の演算処理中に次の演算起動指令６が発行された場合に
は、バスサイクルをウェイトさせるウェイト信号７が生
成される。このウェイト信号７は、ＣＰＵ１の制御回路
１１に入力される。
内蔵したシングルチップマイクロコンピュータのチップ
の内部ブロック図である。プロセッサのＣＰＵ１は、デ
ータバス４を介して、乗算器２と、メモリ３と、タイマ
やシリアルコミュニケーションインタフェース等の周辺
回路２１とにチップ上で接続され、ＣＰＵ１から出力さ
れアドレスバス５に伝えられるアドレスによってメモリ
３と周辺回路２１とはアクセスされる。ＣＰＵ１は、デ
ータバス４を介してメモリ３などから読み出した命令コ
ードを一時的に格納しておく命令レジスタ９と、読み出
した命令コードをデコードして命令実行部１１等の制御
信号１２を生成する制御回路１０と、演算処理を実行す
る命令実行部１１とから構成されている。命令実行部１
１の内部では、アドレスバッファ１４、ＡＬＵ１５、内
部レジスタ１６、データの入出力バッファ１３等が内部
データバス１７、１８、１９に接続されている。ＣＰＵ
１は、メモリ３に格納されている命令コードをデータバ
ス４を介して読み出し、命令レジスタ９に取り込む。取
り込まれた命令は制御回路１０でデコードされ、ＣＰＵ
内部の制御信号１２を出力する。この制御信号１２によ
って命令実行部１１は制御され、所望の演算が実行され
る。また、本実施例では、乗算器２が、データバス４
と、コマンド制御信号線６と、ウェイト信号線７とを介
してＣＰＵ１に接続され、この乗算器２に内部状態信号
線８を介してバスサイクル制御回路２０が接続されてい
る。乗算器２にはＣＰＵ１の制御回路１１からのコマン
ド制御信号６が入力され、乗算器２の内部状態は信号線
８を介してバスサイクル制御回路２０に伝えられ、この
内部状態信号８とコマンド制御信号６によって乗算器２
の演算処理中に次の演算起動指令６が発行された場合に
は、バスサイクルをウェイトさせるウェイト信号７が生
成される。このウェイト信号７は、ＣＰＵ１の制御回路
１１に入力される。
【００１０】以下、乗算命令の実行について、詳細に説
明する。
明する。
【００１１】乗算命令にはＣＰＵ１の命令実行部１１の
内部レジスタ１６に格納されたデータに対して演算を実
行する場合と、メモリ３に格納されたデータに対した演
算を実行する場合がある。まず命令レジスタ９に取り込
まれた命令が、内部レジスタ１６に格納されたデータに
対して演算を行なう命令の場合の処理フローについて説
明する。この乗算命令は制御回路１０においたデコード
され、命令実行部１１に対しては、レジスタ１６の内容
を入出力バッファ１３を介してデータバス４に出力する
ように制御を行う。この処理は、データバス４側の制御
はメモリに対するライトオペレーションと同様である
が、アドレス５は出力せず、メモリ３等に対するアクセ
スは行われないようにする。これと同時にＣＰＵ１の制
御回路１０は、乗算器２に対してデータバス４上のデー
タを取り込み乗算処理を起動させるコマンド６を発行す
る。これにより乗算器２は、レジスタ１６内のデータを
データバス４を介して取り込み乗算処理を開始する。次
に、メモリ３上のデータに対して乗算を実行する命令が
命令レジスタ９にセットされた場合について説明する。
制御回路１０はこの命令コードをデコードして、乗算す
べきデータのあるメモリ３のアドレスを生成し、このメ
モリアドレスをアドレスバッファ１４を介してアドレス
バス５へ出力するような制御を行いメモリ３等に対しデ
ータ読み出しアクセスを行なう。これと同時に、乗算器
２に対しては、内部レジスタ１６に格納されたデータに
対し乗算を行うように指令したコマンドと同様のコマン
ドを発行する。メモリ３はＣＰＵ１から出力されたアド
レス５に対応するデータをデータバス４に出力する。乗
算器２はこのデータを取り込み、乗算処理を開始する。
一方、乗算器２で処理された演算結果は、ＣＰＵ１の内
部レジスタ１６あるいはメモリ３に書き戻される。この
処理も、乗算の起動処理と同様にデータバス４を介して
データ転送を行うことにより実行することができる。
内部レジスタ１６に格納されたデータに対して演算を実
行する場合と、メモリ３に格納されたデータに対した演
算を実行する場合がある。まず命令レジスタ９に取り込
まれた命令が、内部レジスタ１６に格納されたデータに
対して演算を行なう命令の場合の処理フローについて説
明する。この乗算命令は制御回路１０においたデコード
され、命令実行部１１に対しては、レジスタ１６の内容
を入出力バッファ１３を介してデータバス４に出力する
ように制御を行う。この処理は、データバス４側の制御
はメモリに対するライトオペレーションと同様である
が、アドレス５は出力せず、メモリ３等に対するアクセ
スは行われないようにする。これと同時にＣＰＵ１の制
御回路１０は、乗算器２に対してデータバス４上のデー
タを取り込み乗算処理を起動させるコマンド６を発行す
る。これにより乗算器２は、レジスタ１６内のデータを
データバス４を介して取り込み乗算処理を開始する。次
に、メモリ３上のデータに対して乗算を実行する命令が
命令レジスタ９にセットされた場合について説明する。
制御回路１０はこの命令コードをデコードして、乗算す
べきデータのあるメモリ３のアドレスを生成し、このメ
モリアドレスをアドレスバッファ１４を介してアドレス
バス５へ出力するような制御を行いメモリ３等に対しデ
ータ読み出しアクセスを行なう。これと同時に、乗算器
２に対しては、内部レジスタ１６に格納されたデータに
対し乗算を行うように指令したコマンドと同様のコマン
ドを発行する。メモリ３はＣＰＵ１から出力されたアド
レス５に対応するデータをデータバス４に出力する。乗
算器２はこのデータを取り込み、乗算処理を開始する。
一方、乗算器２で処理された演算結果は、ＣＰＵ１の内
部レジスタ１６あるいはメモリ３に書き戻される。この
処理も、乗算の起動処理と同様にデータバス４を介して
データ転送を行うことにより実行することができる。
【００１２】図２に乗算処理を行う場合のタイミングチ
ャートを示す。このタイミングチャートでは、図１に示
した乗算器は、１つの乗算処理を３サイクル分のくり返
し演算で実行する場合を示している。命令レジスタ９に
セットされた命令がメモリ３上のデータに対して乗算を
実行する命令の場合は、乗算すべきデータのあるアドレ
ス１がアドレスバッファ１４からアドレスバス５に出力
されることにより、これに対応した乗算すべきデータで
あるデータ１がメモリ３から読み出されデータバス４に
出力される。一方、命令レジスタ９にセットされた命令
がレジスタ１６に格納されたデータに対して乗算を実行
する命令の場合には、アドレス１はアドレスバス５に出
力されないが、メモリ上のデータに対して乗算を実行す
る場合と同じタイミングで乗算すべき命令実行部１１の
内部レジスタ１６の内容が、データ１としてデータバス
４に出力される。乗算すべきデータのデータバス４への
出力に同期してＣＰＵ１から出力される乗算器２へのコ
マンド信号６の内容であるＭＵＬＴ１命令により、乗算
器２は乗算器内部のレジスタにデータ１の値を格納す
る。ここでは、ＭＵＬＴ１命令は乗算データの転送命令
としているため、乗算動作は未だ起動されていない。命
令レジスタ９にセットされたＣＰＵ１に対する次の命令
に応答して、アドレス１とデータ１と同様に、アドレス
２がアドレスバス５に、データ２がデータバス４にそれ
ぞれ出力され、これと同期してＣＰＵ１から乗算器への
コマンド信号６の内容であるＭＵＬＴ２が出力される。
ＭＵＬＴ２命令はＭＵＬＴ１命令と同じくデータバス４
上のデータ値２を乗算器内に取り込む命令であると同時
に、このデータ値２とＭＵＬＴ１命令で取り込んだデー
タ値１との乗算を、データ２を取り込んだ次のバスサイ
クルから乗算器２で開始する命令である。開始された命
令による乗算器２の動作状態は、内部状態信号８により
バスサイクル制御回路２０に反映される。尚、本実施例
では、開始された乗算命令は、乗算器２での３回の繰返
し演算の実行により完了される。２回目のＭＵＬＴ１命
令でデータ値３が取り込まれる場合は、２回目のＭＵＬ
Ｔ１命令によるデータ値３の乗算は乗算器２で開始され
ていないので、バスサイクルを延長する信号７は出力さ
れない。すなわち、データ値１とデータ値２とを使用す
る１回目のＭＵＬＴ２命令の乗算処理の実行中に、次の
乗算処理のためのアドレス３、データ３および２回目の
ＭＵＬＴ１命令が発行されても、この２回目のＭＵＬＴ
１命令は乗算の開始命令ではないので、この２回目のＭ
ＵＬＴ１命令を実行してデータ３の値を乗算器２内のレ
ジスタに取り込んでも誤動作は起きない。しかし乗算処
理の起動命令である２回目のＭＵＬＴ２が発行された場
合、乗算器２は１回目のＭＵＬＴ２命令によるデータ値
１とデータ値２との２回目の繰返し乗算を実行中であ
り、乗算器２はこの２回目のＭＵＬＴ２命令を次のサイ
クルで実行することができない。従って、この場合にバ
スサイクル制御回路２０が、乗算器２の内部状態信号８
とＣＰＵコマンド信号６とから、乗算器２がＭＵＬＴ２
命令を次のサイクルで実行出来ない状態であることを判
断し、バスサイクル延長信号７を出力し、乗算器２がＭ
ＵＬＴ２命令を実行可能な状態になるまでバスサイクル
を延長する。すなわち、この場合にＣＰＵ１は２サイク
ルの間に、同一のアドレス４と同一のデータ４とをアド
レスバス５とデータバス４との出力する。また上述のよ
うに、乗算器２が乗算処理を完了させるのに必要なくり
返し演算サイクル数が３回であるため、くり返し演算の
２サイクル目が終了した時点で、メモリアクセス延長信
号７の出力を終了すれば、３サイクル目のくり返し処理
が終了した次のサイクルから、データ値３とデータ値４
とを使用した乗算動作に入ることが可能となる。またア
ドレス４、データ４に対するメモリサイクルが実行され
たので、ＣＰＵ１は次のアドレス５とデータ５と３回目
のＭＵＬＴＩ命令の出力を開始することができるように
なる。
ャートを示す。このタイミングチャートでは、図１に示
した乗算器は、１つの乗算処理を３サイクル分のくり返
し演算で実行する場合を示している。命令レジスタ９に
セットされた命令がメモリ３上のデータに対して乗算を
実行する命令の場合は、乗算すべきデータのあるアドレ
ス１がアドレスバッファ１４からアドレスバス５に出力
されることにより、これに対応した乗算すべきデータで
あるデータ１がメモリ３から読み出されデータバス４に
出力される。一方、命令レジスタ９にセットされた命令
がレジスタ１６に格納されたデータに対して乗算を実行
する命令の場合には、アドレス１はアドレスバス５に出
力されないが、メモリ上のデータに対して乗算を実行す
る場合と同じタイミングで乗算すべき命令実行部１１の
内部レジスタ１６の内容が、データ１としてデータバス
４に出力される。乗算すべきデータのデータバス４への
出力に同期してＣＰＵ１から出力される乗算器２へのコ
マンド信号６の内容であるＭＵＬＴ１命令により、乗算
器２は乗算器内部のレジスタにデータ１の値を格納す
る。ここでは、ＭＵＬＴ１命令は乗算データの転送命令
としているため、乗算動作は未だ起動されていない。命
令レジスタ９にセットされたＣＰＵ１に対する次の命令
に応答して、アドレス１とデータ１と同様に、アドレス
２がアドレスバス５に、データ２がデータバス４にそれ
ぞれ出力され、これと同期してＣＰＵ１から乗算器への
コマンド信号６の内容であるＭＵＬＴ２が出力される。
ＭＵＬＴ２命令はＭＵＬＴ１命令と同じくデータバス４
上のデータ値２を乗算器内に取り込む命令であると同時
に、このデータ値２とＭＵＬＴ１命令で取り込んだデー
タ値１との乗算を、データ２を取り込んだ次のバスサイ
クルから乗算器２で開始する命令である。開始された命
令による乗算器２の動作状態は、内部状態信号８により
バスサイクル制御回路２０に反映される。尚、本実施例
では、開始された乗算命令は、乗算器２での３回の繰返
し演算の実行により完了される。２回目のＭＵＬＴ１命
令でデータ値３が取り込まれる場合は、２回目のＭＵＬ
Ｔ１命令によるデータ値３の乗算は乗算器２で開始され
ていないので、バスサイクルを延長する信号７は出力さ
れない。すなわち、データ値１とデータ値２とを使用す
る１回目のＭＵＬＴ２命令の乗算処理の実行中に、次の
乗算処理のためのアドレス３、データ３および２回目の
ＭＵＬＴ１命令が発行されても、この２回目のＭＵＬＴ
１命令は乗算の開始命令ではないので、この２回目のＭ
ＵＬＴ１命令を実行してデータ３の値を乗算器２内のレ
ジスタに取り込んでも誤動作は起きない。しかし乗算処
理の起動命令である２回目のＭＵＬＴ２が発行された場
合、乗算器２は１回目のＭＵＬＴ２命令によるデータ値
１とデータ値２との２回目の繰返し乗算を実行中であ
り、乗算器２はこの２回目のＭＵＬＴ２命令を次のサイ
クルで実行することができない。従って、この場合にバ
スサイクル制御回路２０が、乗算器２の内部状態信号８
とＣＰＵコマンド信号６とから、乗算器２がＭＵＬＴ２
命令を次のサイクルで実行出来ない状態であることを判
断し、バスサイクル延長信号７を出力し、乗算器２がＭ
ＵＬＴ２命令を実行可能な状態になるまでバスサイクル
を延長する。すなわち、この場合にＣＰＵ１は２サイク
ルの間に、同一のアドレス４と同一のデータ４とをアド
レスバス５とデータバス４との出力する。また上述のよ
うに、乗算器２が乗算処理を完了させるのに必要なくり
返し演算サイクル数が３回であるため、くり返し演算の
２サイクル目が終了した時点で、メモリアクセス延長信
号７の出力を終了すれば、３サイクル目のくり返し処理
が終了した次のサイクルから、データ値３とデータ値４
とを使用した乗算動作に入ることが可能となる。またア
ドレス４、データ４に対するメモリサイクルが実行され
たので、ＣＰＵ１は次のアドレス５とデータ５と３回目
のＭＵＬＴＩ命令の出力を開始することができるように
なる。
【００１３】以上、本発明の実施例を詳細に説明した
が、本発明はこの実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、データバス４とアドレスバス５
とは分離された実施例を説明したが、共通バスにアドレ
スとデータとを時分割で転送する方式にも適用できるこ
とは言うまでもない。また本実施例では、乗算器で１つ
の処理を実行するのに必要としたサイクル数は３であっ
たがこのサイクル数が変わっても同様の制御を行なうこ
とができるのは明らかである。本発明は、顧客の目標性
能を最大に発揮するために、乗算器と周辺回路等とを最
適に設計するＡＳＩＣ(Application Specific IC)に採
用されるのに特に好適である。
が、本発明はこの実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、データバス４とアドレスバス５
とは分離された実施例を説明したが、共通バスにアドレ
スとデータとを時分割で転送する方式にも適用できるこ
とは言うまでもない。また本実施例では、乗算器で１つ
の処理を実行するのに必要としたサイクル数は３であっ
たがこのサイクル数が変わっても同様の制御を行なうこ
とができるのは明らかである。本発明は、顧客の目標性
能を最大に発揮するために、乗算器と周辺回路等とを最
適に設計するＡＳＩＣ(Application Specific IC)に採
用されるのに特に好適である。
【００１４】
【発明の効果】本発明によれば、乗算器とＣＰＵとは別
のモジュール構成とすることができるので、目標性能に
合わせた乗算器を容易に組み合わせて使うことができ
る。そのため目標性能に併せてチップサイズを最小化す
ることが可能となる。さらに乗算器との間のデータ転送
を直接行えるため、無駄なバスサイクルを必要としない
ため、高速化の効果がある。
のモジュール構成とすることができるので、目標性能に
合わせた乗算器を容易に組み合わせて使うことができ
る。そのため目標性能に併せてチップサイズを最小化す
ることが可能となる。さらに乗算器との間のデータ転送
を直接行えるため、無駄なバスサイクルを必要としない
ため、高速化の効果がある。
【図１】乗算器を内蔵した本発明の実施例によるシング
ルチップマイクロコンピュータの内部ブロック図であ
る。
ルチップマイクロコンピュータの内部ブロック図であ
る。
【図２】図１の実施例のシングルチップマイクロコンピ
ュータの動作を説明するためのタイミングチャートであ
る。
ュータの動作を説明するためのタイミングチャートであ
る。
【図３】本発明に先立って本発明者等によって検討され
たシングルチップマイクロコンピュータの内部ブロック
図の一例である。
たシングルチップマイクロコンピュータの内部ブロック
図の一例である。
【図４】本発明に先立って本発明者等によって検討され
たシングルチップマイクロコンピュータの内部ブロック
図の他の一例である。
たシングルチップマイクロコンピュータの内部ブロック
図の他の一例である。
１…シングルチップマイクロコンピュータ内のＣＰＵ、
２…乗算器、３…シングルチップマイクロコンピュータ
内のメモリ、４…チップ内データバス、５…チップ内ア
ドレスバス、６…ＣＰＵからの乗算器に対するコマンド
制御信号、７…乗算器からのメモリサイクル延長信号、
８…乗算器の内部動作状態信号、９…ＣＰＵの動作命令
を一時格納しておく命令レジスタ、１０…ＣＰＵ内の命
令実行部の制御信号を生成する制御回路、１１…ＣＰＵ
内の命令実行部、１２…命令実行部の制御信号、１３…
データバスを駆動するデータバッファ、１４…アドレス
バスを駆動するアドレスバッファ、１５…数理演算実行
回路、１６…ＣＰＵ内部レジスタ、１７…ＣＰＵ内部デ
ータバス、１８…ＣＰＵ内部データバス、１９…ＣＰＵ
内部データバス、２０…メモリサイクル延長信号を生成
する回路、２１…シングルチップマイクロコンピュータ
に搭載される周辺モジュール、２２…ＣＰＵ命令実行内
に取り込まれた従来の乗算器、２３…アドレスマッピン
グされた従来の乗算器。
２…乗算器、３…シングルチップマイクロコンピュータ
内のメモリ、４…チップ内データバス、５…チップ内ア
ドレスバス、６…ＣＰＵからの乗算器に対するコマンド
制御信号、７…乗算器からのメモリサイクル延長信号、
８…乗算器の内部動作状態信号、９…ＣＰＵの動作命令
を一時格納しておく命令レジスタ、１０…ＣＰＵ内の命
令実行部の制御信号を生成する制御回路、１１…ＣＰＵ
内の命令実行部、１２…命令実行部の制御信号、１３…
データバスを駆動するデータバッファ、１４…アドレス
バスを駆動するアドレスバッファ、１５…数理演算実行
回路、１６…ＣＰＵ内部レジスタ、１７…ＣＰＵ内部デ
ータバス、１８…ＣＰＵ内部データバス、１９…ＣＰＵ
内部データバス、２０…メモリサイクル延長信号を生成
する回路、２１…シングルチップマイクロコンピュータ
に搭載される周辺モジュール、２２…ＣＰＵ命令実行内
に取り込まれた従来の乗算器、２３…アドレスマッピン
グされた従来の乗算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増村 茂樹 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 中村 英夫 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河崎 俊平 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 赤尾 泰 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (56)参考文献 特開 平２−186486（ＪＰ，Ａ) 特開 平４−306757（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 G06F 15/78
Claims (16)
- 【請求項１】中央処理装置と、 前記中央処理装置からのアドレスとデータとを伝達する
バスと、 前記バスに接続され、前記中央処理装置から前記バスヘ
供給されたアクセスアドレスによってアクセス可能なメ
モリと、 前記バスを経て前記中央処理装置に接続され、前記中央
処理装置または前記メモリから供給されたデータに対し
て乗算を実行する乗算器と、 前記中央処理装置が前記乗算器によって乗算されるべき
データを前記バス上ヘ供給するためデータの準備動作を
実行する間、リードデータに関する乗算命令のコマンド
を前記中央処理装置から前記乗算器へ伝送するコマンド
信号線とを含み、 前記中央処理装置は、処理されるべき1つの乗算動作の
ため2回の前記データの準備動作を実行し、1回目に行わ
れる前記データの準備動作は乗算されるべきデータとし
て第1データを前記バス上へ供給し、2回目に行われる前
記データの準備動作は乗算されるべきデータとして第2
データを前記バス上ヘ供給し、前記乗算器は、前記第2
データと前記第1データとの乗算を実行する半導体集積
回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置は、更
に、前記中央処理装置に接統され、状態信号に応じて前
記中央処理装置で前記コマンド信号線に次のコマンド発
行に関するバスサイクルを延長するように、前記中央処
理装置へ信号を供給するバスサイクル制御回路を有して
おり、 前記状態信号は、前記乗算器から、前記乗算命令の反復
演算を実行することを表すために出力された信号である
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記バスは、アドレスバスとデータバスと
を含むことを特徴とする請求項１または２記載の半導体
集積回路装置。 - 【請求項４】中央処理装置と、 前記中央処理装置に接統され、前記中央処理装置からア
ドレスが伝達されるアドレスバスと、 前記中央処理装置に接統され、データが伝達されるデー
タバスと、 前記アドレスバスと前記データバスとに接続され、前記
中央処理装置から前記アドレスバスを経て供給されたア
クセスアドレスによってアクセス可能なメモリと、 前記データバスに接続され、前記中央処理装置からの乗
算命令に関するコマンドに応じて乗算されるべきデータ
を前記データバスからフェッチし、前記フェッチされた
データの乗算を実行する乗算器と、 前記中央処理装置と前記乗算器との間に接統され、前記
中央処理装置から前記乗算器へ前記乗算命令に関するコ
マンドが伝送されるコマンド信号線とを含み、 前記中央処理装置が前記乗算器によって乗算されるべき
データを前記データバス上へ供給するためデータの準備
動作を実行しながら、前記中央処理装置は前記コマンド
信号線を経て前記乗算器ヘ乗算命令のコマンドを発行
し、 前記準備動作のうちの1回目の準備動作は、乗算される
べきデータとして第1データを前記データバス上ヘ供給
し、前記準備動作のうちの2回目の準備動作は乗算され
るべきデータとして第2データを前記データバス上へ供
給し、前記乗算器は、前記第2データと前記第1データと
の乗算を実行することを特徴とする半導体集積回路装
置。 - 【請求項５】前記乗算器は、前記乗算器が前記乗算命令
の反復演算を実行することを表す状態信号を出力し、 前記半導体集穣回路装置は、前記中央処理装置に接続さ
れ、前記状態信号に応じて前記中央処理装置から前記コ
マンド信号線へ乗算命令についての次コマンド発行に関
するバスサイクルを延長するように、前記中央処理装置
へ信号を供給するバスサイクル制御回路を有しているこ
とを特徴とする請求項４記載の半導体集穣回路装置。 - 【請求項６】前記データの準備動作において、前記乗算
されるべきデータは前記中央処理装置から前記アドレス
バスヘ出力されたアクセスアドレスに応じて前記メモリ
から前記データバスヘ供給されることを特徴とする請求
項４または５記載の半導体集積回路装置。 - 【請求項７】前記データの準備動作において、乗算され
るべきデータは前記中央処理装置で生成され、前記デー
タバスに供給されることを特徴とする請求項４または５
記載の半導体集積回路装置。 - 【請求項８】前記乗算器はレジスタを含み、1つの乗算
のため、前記コマンド信号線を経て前記中央処理装置か
ら前記乗算器へ発行される乗算命令は、前記データバス
上の第1データを前記乗算器のレジスタ内ヘフェッチす
ることを指示する第1命令と、前記乗算器内に第2データ
をフェッチし、前記乗算器内において前記レジスタに格
納された前記第1データと前記乗算器内にフェッチされ
た前記第2データとの乗算を開始することを指示する第2
命令とを備えることを特徴とする請求項４乃至７の何れ
かに記載の半導体集横回路装置。 - 【請求項９】前記乗算器は、乗算器が乗算命令の反復演
算を実行することを表す状態信号を出力し、 前記半導体集積回路装置は、ウエート信号線を経て前記
中央処理装置に接続され、前記状態信号と前記コマンド
信号線上の前記第2命令についての次コマンドに応じ
て、前記中央処理装置から前記コマンド信号線へ前記第
2命令についての次コマンド発行に関するバスサイクル
を延長するように、前記中央処理装置へ信号を供給する
バスサイクル制御回路を有することを特徴とする請求項
８記載の半導体集積回路装置。 - 【請求項１０】前記中央処理装置は、前記データバスに
接統され、命令を格納する命令レジスタと、前記命令レ
ジスタに格納された命令をデコードし制御信号を生成す
る制御 回路と、その動作が前記制御信号によって制御さ
れる実行部とを有し、 前記制御回路は、前記コマンド信号線に接統され、前記
命令レジスタに格納された命令のデコードに応じて乗算
命令のコマンドを選択的に発行する請求項４乃至９の何
れかに記載の半導体集積回路装置。 - 【請求項１１】前記中央処理装置は、前記バスに接統さ
れ、命令を格納する命令レジスタと、前記命令レジスタ
に格納された命令をデコードし制御信号を生成する制御
回路と、その動作が前記制御信号によって制御される実
行部とを有し、 前記制御回路は、前記コマンド信号線に接統され前記命
令レジスタに格納された命令のデコードに応じて、乗算
命令のコマンドを選択的に発行することを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項１２】中央処理装置と、 前記中央処理装置からのアドレスとデータとを伝達する
バスと、 前記バスに接続され、前記中央処理装置から前記バスヘ
供給されたアクセスアドレスによってアクセス可能なメ
モリと、 前記バスを経て前記中央処理装置に接続され、前記中央
処理装置または前記メモリから供給されたデータの乗算
を実行する乗算器と、 前記中央処理装置が、前記乗算器によって乗算されるべ
きデータを前記バス上へ供給するためデータの準備動作
を実行する間、リードデータに関する乗算命令のコマン
ドを前記中央処理装置から前記乗算器へ伝送するコマン
ド信号線と、 ウエート信号線を経て前記中央処理装置に接統され、状
態信号と次のコマンドに応じて前記中央処理装置から前
記コマンド信号線ヘ前記次の命令の発行に関するバスサ
イクルを延長するように、前記中央処理装置へ信号を供
給するバスサイクル制御回路とを含み、 前記中央処理装置は、処理されるべき1つの乗算動作の
ため2回の前記データの準備動作を実行し、1回目に行わ
れた前記データの準備動作は乗算されるべきデータとし
て第1データを前記バス上へ供給し、2回目に行われた前
記データの準備動作は乗算されるべきデータとして第2
データを前記バス上へ供給し、前記乗算 器は前記第2デ
ータと前記第1データの乗算を実行し、 前記乗算器は、乗算器が乗算命令の反復演算を実行する
ことを表す状態信号を出力することを特徴とする半導体
集積回路装置。 - 【請求項１３】中央処理装置と、 前記中央処理装置に接統され、前記中央処理装置からア
ドレスが伝達されるアドレスバスと、 前記中央処理装置に接統され、データが伝達されるデー
タバスと、 前記アドレスバスと前記データバスに接続され、前記中
央処理装置から前記アドレスバスを経て供給されたアク
セスアドレスによってアクセス可能なメモリと、 前記データバスに接続され、中央処理装置からの乗算命
令に関するコマンドに応じて乗算されるべきデータを前
記データバスからフェッチし、前記フエッチされた前記
データの乗算を実行し、前記アドレスバスに接続されな
いことによって前記アドレスバスから分離される乗算器
と、 前記アドレスバスから分離された前記乗算器にデータバ
スから直接的にデータをフェッチさせるように、前記中
央処理装置から前記アドレスバスヘ出力されたアクセス
アドレスに応じてデータを前記データバスに読み出しな
がら、読み出されたデータに関する乗算命令のコマンド
を、前記中央処理装置から前記乗算器へ伝送するコマン
ド信号線とを有することを特徴とする半導体集積回路装
置。 - 【請求項１４】中央処理装置と、 前記中央処理装置に接続され、前記中央処理装置からア
ドレスが伝達されるアドレスバスと、 前記中央処理装置に接続され、データが伝達されるデー
タバスと、 前記アドレスバスと前記データバスとに接統され、前記
中央処理装置から前記アドレスバスを経て供給されたア
クセスアドレスによってアクセス可能なメモリと、 前記データバスに接続され、前記アドレスバスに接続さ
れず、乗算命令に関す る前記中央処理装置からのコマン
ドに応じて前記データバスから乗算されるべきデータを
フェッチし、フェッチされたデータの乗算を実行する乗
算器と、 前記中央処理装置と前記乗算器との間に直接按続され、
乗算命令に関するコマンドが前記中央処理装置から前記
乗算器へ伝送されるコマンド信号線とを含み、 前記中央処理装置が前記乗算器によって乗算されるべき
データを前記データバス上へ供給するため2回のデータ
の準備動作を実行する間、前記中央処理装置は前記コマ
ンド信号線を経て前記乗算器へ乗算命令のコマンドを発
行し、1回目に行われる前記データの準備動作は乗算さ
れるべきデータとして第1データを前記データバス上へ
供給し、2回目に行われる前記データの準備動作は乗算
されるべきデータとして第2データを前記データバス上
へ供給し、前記乗算器は、前記第2データと前記第1デー
タの乗算を実行することを特徴とする半導体集横回路装
置。 - 【請求項１５】前記データと前記アクセスアドレスは、
時分割多重方式によって前記バスを経て供給されること
を特徴とする請求項１乃至３の何れかに記載の半導体集
積回路装置。 - 【請求項１６】前記データと前記アクセスアドレスは、
時分割多重方式によって前記バスを経て供給されること
を特徴とする請求項１２記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29677892A JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
| KR1019930023160A KR100306107B1 (ko) | 1992-11-06 | 1993-11-03 | Cpu와승산기를갖는반도체집적회로 |
| US08/555,262 US5832248A (en) | 1992-11-06 | 1995-11-08 | Semiconductor integrated circuit having CPU and multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29677892A JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06149545A JPH06149545A (ja) | 1994-05-27 |
| JP3231429B2 true JP3231429B2 (ja) | 2001-11-19 |
Family
ID=17838015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29677892A Expired - Lifetime JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5832248A (ja) |
| JP (1) | JP3231429B2 (ja) |
| KR (1) | KR100306107B1 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
| JP3655403B2 (ja) * | 1995-10-09 | 2005-06-02 | 株式会社ルネサステクノロジ | データ処理装置 |
| US6918065B1 (en) | 1999-10-01 | 2005-07-12 | Hitachi, Ltd. | Method for compressing and decompressing trace information |
| US6502210B1 (en) | 1999-10-01 | 2002-12-31 | Stmicroelectronics, Ltd. | Microcomputer debug architecture and method |
| US6591369B1 (en) | 1999-10-01 | 2003-07-08 | Stmicroelectronics, Ltd. | System and method for communicating with an integrated circuit |
| US6449712B1 (en) | 1999-10-01 | 2002-09-10 | Hitachi, Ltd. | Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions |
| US6298394B1 (en) | 1999-10-01 | 2001-10-02 | Stmicroelectronics, Ltd. | System and method for capturing information on an interconnect in an integrated circuit |
| US6553460B1 (en) | 1999-10-01 | 2003-04-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6351803B2 (en) | 1999-10-01 | 2002-02-26 | Hitachi Ltd. | Mechanism for power efficient processing in a pipeline processor |
| US7000078B1 (en) * | 1999-10-01 | 2006-02-14 | Stmicroelectronics Ltd. | System and method for maintaining cache coherency in a shared memory system |
| US6598177B1 (en) | 1999-10-01 | 2003-07-22 | Stmicroelectronics Ltd. | Monitoring error conditions in an integrated circuit |
| US6928073B2 (en) * | 1999-10-01 | 2005-08-09 | Stmicroelectronics Ltd. | Integrated circuit implementing packet transmission |
| US7260745B1 (en) | 1999-10-01 | 2007-08-21 | Stmicroelectronics Ltd. | Detection of information on an interconnect |
| US6590907B1 (en) | 1999-10-01 | 2003-07-08 | Stmicroelectronics Ltd. | Integrated circuit with additional ports |
| US6349371B1 (en) | 1999-10-01 | 2002-02-19 | Stmicroelectronics Ltd. | Circuit for storing information |
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