JP2704011B2 - 描画プロセッサ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御システムにおいて描画プロセッサ
に内蔵した描画専用マイクロプログラムによる描画の手
段と、中央処理装置（CPU）等の外部描画手段が描画プ
ロセッサを経由して、直接表示メモリにアクセスできる
手段を内蔵した描画プロセッサに関する。

［従来の技術］ 従来の描画プロセッサは、特開昭63−221492号「図形
処理装置」（日立）に記載されているように、CPUは、
システムメモリから、コマンドやパラメータを該描画プ
ロセッサに転送する。該描画プロセッサは、前記コマン
ドを受取り、表示メモリへの描画を行なう。この様な描
画プロセッサを用いた時に、CPUが前記表示メモリに描
画するときの表示システム構成の実施例を第２図に示
す。

図中、200はCPU、201はシステムメモリ、202はシステ
ムバス、203はシステムバス202のうちのシステムアドレ
スバス、204はシステムバス202のうちのシステムデータ
バス、205はシステムバス202のうちのシステム制御信号
である。また、206はLSI化された描画プロセッサ、207
は描画プロセッサ206から出力される表示メモリアドレ
スバス、208は描画プロセッサ207に入出力する描画デー
タバス、209は描画プロセッサ210が生成するステータス
信号である。さらに、210はタイミング制御回路、211は
表示メモリ制御信号、212はセレクタ、213は選択信号、
214はセレクタ、215は選択信号、216は表示メモリアド
レスバス、217は表示メモリデータバス、218は表示メモ
リ、219はパラレル表示データ、220は、P/S変換回路、2
21はシリアル表示データ、222は表示装置である。

つぎに、第２図の従来例の表示制御システムの動作に
ついて説明する。

描画プロセッサ206が内蔵したマイクロプログラムを
用いて表示メモリに描画する場合は、CPU200が、システ
ムメモリ201に記憶した描画命令のコマンドやパラメー
タを、システムバス202を経由して描画プロセッサ206に
転送する。描画プロセッサ206では、転送された描画命
令を解釈し、描画アドレス、描画データを算出する。セ
レクタ212,214では、選択信号213,215により、それぞれ
表示メモリアドレスバス207、描画データバス208が選択
され、表示メモリアドレスバス216、表示メモリデータ
バス217に出力される。そして、表示メモリ218に描画す
る。この時、描画プロセッサ206は、タイミング制御回
路210に、ステータス信号209を出力する。タイミング制
御回路210では、表示メモリアクセスの為の表示メモリ
制御信号211を生成し、描画を実行する。そして、表示
メモリ218に描画された文字や図形を読みだして、表示
装置222に表示する。

つぎに、CPU200が、表示メモリ218に直接描画する場
合は、CPU200が、描画プロセッサ206を経由して表示メ
モリをアクセスする手段がないので、描画プロセッサ20
6の外部にシステムアドレスバス203、システムデータバ
ス204を設ける。そして、タイミング制御回路210では、
CPU200からの表示メモリアクセス要求をシステム制御信
号205から受取り、描画プロセッサ206で生成されるステ
ータス信号209を参照し、外部回路による表示メモリア
クセスが行なえるステータスのときに、セレクタ212,21
4では、選択信号213,215により、システムアドレスバス
203、システムデータバス204を選択して、表示メモリア
ドレスバス216、表示メモリデータバス217に出力し、表
示メモリ218に描画を行なう。

［発明が解決しようとする課題］ 前記従来例は、描画プロセッサと、表示メモリと表示
装置と、CPUと、システムメモリにより構成する表示制
御システムにおいて、表示メモリへの文字や図形の描画
の実行は、描画プロセッサに内蔵している描画専用マイ
クロプログラムの描画アルゴリズムとマイクロプログラ
ムの種類に限定されてしまうため、描画プロセッサの有
する命令にユーザの所望する描画機能が存在しなかった
場合や、描画プロセッサに内蔵したマイクロプログラム
がユーザの所望する描画アルゴリズムでない場合などで
は、ユーザが独自に描画プログラムを作成し、CPU等の
描画プロセッサ以外の描画手段にて、表示メモリに描画
しなければならない。しかし、前記CPU等の描画プロセ
ッサ以外の描画手段は、描画プロセッサを経由して、表
示メモリをアクセスすることができないため、表示メモ
リへの描画手段を描画プロセッサの外部に設ける必要が
あるため表示制御システムの規模が増大するという問題
があった。

更に、描画プロセッサに内蔵した描画専用マイクロプ
ログラムが描画を実行するために使用する演算器等を、
CPU等の描画プロセッサ以外の描画手段が使用すること
ができないため、CPU等の外部描画手段は、描画プロセ
ッサ内部に描画演算器があるにもかかわらず独自のハー
ドウェアにより描画処理を行なわなければならず、演算
処理時間のオーバヘッドが大きいという問題があった。

本発明の目的は、描画プロセッサの外部に回路を付加
することなく、外部描画手段による表示メモリへのアク
セスを可能とする描画プロセッサを提供することにあ
る。

本発明の他の目的は、描画プロセッサ内蔵の演算器を
外部描画手段が利用することを可能とする描画プロセッ
サを提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明による描画プロセ
ッサは、中央処理装置からの描画命令に応じて、表示メ
モリに前記描画命令に対応した描画を行う描画プロセッ
サであって、前記中央処理装置からの描画命令を、内蔵
の描画専用マイクロプログラムで解釈し、内蔵の描画演
算器を使用して前記表示メモリへの描画を行う第１の描
画手段と、前記中央処理装置等が前記前記描画専用マイ
クロプログラムによらず前記描画プロセッサを介して前
記表示メモリへの描画を行う第２の描画手段とを備えた
ものである。

この描画プロセッサにおいて、前記表示メモリへのア
クセス要求が第１の描画手段によるものか、あるいは第
２の描画手段によるものかを判定する判定手段と、両描
画手段による前記表示メモリへのアクセスを調停する調
停手段とを備えることが望ましい。

また、前記表示メモリの内容を周期的に読みだした表
示装置に供給する表示制御手段と、該表示制御手段、前
記第１および第２の描画手段の３者による前記表示メモ
リへのアクセスを調停する調停手段とを備えてもよい。

本発明による他の描画プロセッサは、中央処理装置か
らの描画命令に応じて、表示メモリに前記描画命令に対
応した描画を行う描画プロセッサであって、前記中央処
理装置からの描画命令に応じて、内蔵の描画専用マイク
ロプログラムで解釈し、内蔵の描画演算器を使用して前
記表示メモリへの描画を行う描画手段と、外部描画手段
が前記描画演算器を使用して演算処理を行う演算器利用
手段とを備えたものである。

［作用］ CPU等の外部描画手段は、描画プロセッサを経由し
て、表示メモリの全領域を認識することが出来るので、
描画プロセッサに対して描画を所望する領域のアドレス
をアクセス要求として出力することにより、描画専用マ
イクロプログラムによらず表示メモリを直接アクセスす
ることが出来る。

更に、表示メモリへの描画処理要求が、描画プロセッ
サに内蔵した描画専用マイクロプログラムによる描画
か、前記CPU等の描画プロセッサ以外の描画手段による
描画かを判定する手段は、描画演算器で生成された描画
アドレスと、CPU等の外部描画手段により転送された描
画アドレスとの選択を行う。また、調停手段では表示メ
モリにアクセスする場合、CRT等の表示装置に表示デー
タを転送するための表示アクセスと時分割に、描画アク
セスのための表示メモリ制御信号を生成する。

更に、前記CPU等の外部描画手段は、演算器利用手段
により、描画プロセッサが内蔵する描画専用マイクロプ
ログラムが描画実行の際使用する演算器等を使用できる
ため、ユーザは、前記演算器を用いて高速に描画が実行
できるプログラムを作成することが可能になる。

［実施例］ 以下、本発明の一実施例を第１図、第３図、第４図、
第５図、第６図を用いて説明する。

第１図は、本発明の描画プロセッサの全体ブロック図
の一実施例である。100は、システムインタフェースで
あり、CPU（図示せず）等のシステムとデータ転送を行
なうブロックである。101は、内部リード／ライトデー
タバスである。102は、内部アドレスバスである。103
は、描画命令を記憶する命令入力レジスタである。104
は、マイクロプログラム読みだしアドレスである。105
は、マイクロプログラムROMであり、106の描画専用マイ
クロプログラムを記憶する。107は、マイクロプログラ
ムデコーダであり、マイクロプログラムROM105から読み
だされた描画専用マイクロプログラム106をデコード
し、108の描画演算器制御信号とする。109は、描画演算
器であり、描画のための演算を行なう。110は、コント
ロールレジスタである。111は、コントロールレジスタ
より生成される外部描画手段（図示せず）のための描画
演算器制御信号である。112は、セレクタである。113
は、セレクタ112のセレクト信号である。114は、選択さ
れた描画演算器制御信号である。115は、描画演算器109
により生成される描画アドレスバスである。116は、描
画データバスである。117は、データレジスタであり、
データを一時記憶する。なお外部描画手段による描画デ
ータは、一時ここで記憶される。118は、データバスで
あり、描画演算器109の入力データとなる。119は、表示
コントローラであり、120の表示アドレスを生成する。1
21は表示アドレス変換部である。122は、外部描画手段
が描画する場合の描画アドレスである。123は、アドレ
スセレクタである。124は、選択されたアドレスバスで
ある。125は、アドレスデコーダであり、126の外部メモ
リアクセス要求信号を生成する。127は、内部メモリア
クセス要求信号である。128は、表示コントローラ119で
生成される表示有効信号である。129は、タイミング制
御部である。130は、基本動作クロックである。131は、
セレクト信号である。132は、表示メモリ制御信号であ
る。133は、外部メモリアクセスウエイト信号である。1
34は、内部メモリアクセスウエイト信号である。135
は、表示メモリインタフェースである。

第３図は、本発明の描画プロセッサを用いたときの表
示制御システム構成図の一実施例である。第２図と同一
の要素には同一の参照番号を付してある。

300は、表示メモリアドレスバスである。301は、表示
メモリデータバスである。302は、表示メモリ制御信号
である。図から分かるように、本実施例により、描画プ
ロセッサ206に対して何ら外付け回路を必要とせずに、C
PUから描画プロセッサ206を介して表示メモリ218をアク
セスすることができる。

第４図は、描画／表示アドレスの画面構成図である。
Nba400は、描画／表示スタートアドレスである。Nhd401
は、水平有効表示文字幅である。Nhf402は、水平総文字
幅である。Nvd403は、垂直有効表示ライン数である。Nv
t404は、垂直総ライン数である。

第５図は、第１図の描画プロセッサの演算器109内の
バレルシフタの一構成例である。

500は、バレルシフタである。501は、他の演算器（図
示せず）から出力されるデータバスである。502は、デ
ータバス501のデータを一時記憶するデータレジスタで
ある。503は、データバスである。504は、セレクタであ
り、データバス503と第１図記載のデータレジスタ117の
記憶したデータバス118とを第１図記載の描画演算器制
御信号114の一信号である505のセレクト信号によりバレ
ルシフタ500の入力データ506となるべきデータを選択す
る。507は、第１図記載の描画演算器制御信号114の一信
号であるバレルシフタ制御信号である。508は、バレル
シフタ500の演算結果のデータバスである。509は演算結
果を一時記憶するリードレジスタである。510はその出
力データバスである。この構成により、描画プロセッサ
206に内蔵の演算器を外部から利用することが可能にな
る。

第６図は、第１図記載のタイミング制御部129のブロ
ック図である。

600は、サイクル時分割部であり、表示のためのメモ
リアクセスと描画のためのメモリアクセスが行える期間
に時分割する回路である。601,602は、インバータであ
る。603は、２入力NANDであり、604は、３入力NANDであ
る。605,606は、ディレイ回路である。607,608,609,610
は、Ｒ−Ｓフリップフロップである。611は、表示メモ
リ制御信号生成部である。また、131a,131b,131cは、第
１図記載のセレクト信号131のうち、それぞれ表示アド
レス有効信号、内部描画アドレス有効信号、外部描画ア
ドレス有効信号である。

つぎに、第１図の本発明の描画プロセッサの動作の説
明をする。

はじめに、描画専用マイクロプログラム106を用い
て、第３図に示す表示メモリ218に描画する場合は、第
３図に示すCPU200は、システムバス202を経由して転送
された描画命令のコマンドやパラメータは、第１図のシ
ステムインタフェース100を経由して、命令入力レジス
タ103に一時記憶される。命令入力レジスタ103では、記
憶したデータを描画専用マイクロプログラム106を記憶
したマイクロプログラムROM105にマイクロプログラム読
みだしアドレス104として出力する。マイクロプログラ
ムROM105から読みだされた描画専用マイクロプログラム
106は、マイクロプログラムデコーダ107で、デコードさ
れ、描画演算器制御信号108となり、セレクタ112でセレ
クト信号113より選択されて、更に、描画演算器制御信
号114として、描画演算器109を制御する。また、内部リ
ード／ライトデータバス101から転送されてくるデータ
は、データレジスタ117に一時記憶され描画演算器109に
入力される。描画演算器109では、描画演算器制御信号1
14と、データバス118から転送されてくるデータを用い
て、描画アドレスと、描画データを算出して、各々を描
画アドレスバス115と描画データバス116にて転送する。
セレクタ123では、描画アドレスバス115と、表示アドレ
ス120と、描画アドレス122のうち、タイミング制御部12
9から出力されるセレクト信号131により、描画アドレス
バス115を選択する。そして、表示メモリインタフェー
ス135から、第３図に示す表示アドレスバス300に描画ア
ドレスを、表示データバス301に描画データを出力す
る。更に、タイミング制御部129では、前記描画アドレ
ス、描画データの出力として同期して、表示メモリ制御
信号132を生成して、表示メモリインタフェース135を経
由して第３図に示す表示メモリ制御信号302として、表
示メモリ218に描画する。この時の描画アクセスと表示
のための表示アクセスとの調停制御について説明する。

第４図の垂直、水平表示期間中は、第３図に示す表示
装置222に表示データを転送しなければならないので、
常に表示アクセスを行わなければならない。そこで、第
６図において、サイクル時分割部600では、第１図に示
す表示コントローラ119の生成する表示有効信号128と基
本動作クロック130を入力して表示のための表示アクセ
スと描画のための描画アクセスに表示メモリをアクセス
するサイクルを時分割する。そして、表示アドレス有効
信号131aを生成する。表示アドレス有効信号131aが、
‘1'の時は、表示アクセスが有効であり、第１図に示す
アドレスバス124には、表示アドレス120が出力される。
更に、表示アドレス有効信号131aは、表示メモリ制御信
号生成部611に入力され表示メモリをアクセスするのに
必要な表示メモリ制御信号132を生成させる。

表示アドレス有効信号131aが、‘0'の時は、描画アク
セスが有効である。この時に、内部メモリアクセス要求
信号127が有効であれば２入力NAND603の出力が有効とな
り、Ｒ−Ｓフリップフロップ607をセットする。Ｒ−Ｓ
フリップフロップ607がセットされると内部描画アドレ
ス有効信号131bが有効となり、第１図に示すアドレスバ
ス124は、描画アドレス115が有効となる。更に、第６図
において、内部描画アドレス有効信号131bは、表示メモ
リ制御信号生成部611に入力され表示メモリをアクセス
するのに必要な表示メモリ制御信号132を生成させる。
また、ディレイ回路605では、２入力NAND603の出力を描
画アクセスが十分行える一定期間遅延させて、前記Ｒ−
Ｓフリップフロップ607のリセット信号を生成する。こ
の様にすることで表示アクセスを行っていないサイクル
のみに描画アクセスが行えることになる。

更に、ここでは、内部アクセス要求信号127が有効と
なるとＲ−Ｓフリップフロップ609がセットされて内部
メモリアクセスウエイト信号134が有効となる。そし
て、内部アクセス要求に対する処理が終了するまでウエ
イト状態としておく。つまり、内部描画アドレス有効信
号131bが有効となり、ディレイ回路605で２入力NAND603
の出力を描画アクセスが十分行える一定期間遅延させた
後に生成される前記Ｒ−Ｓフリップフロップ607のリセ
ット信号にて、Ｒ−Ｓフリップフロップ609は、リセッ
トされて次のアクセス要求を待つことになる。内部メモ
リアクセスウエイト信号134は無効となる。

つぎに、第３図に示すCPU200を用いて、表示メモリ21
8に描画する場合は、システム制御信号205にて、描画プ
ロセッサ206にCPU200による表示メモリにアクセスを要
求する。描画プロセッサ206は、システム制御信号205の
要求内容と転送されたアドレスが描画／表示領域である
か否かを第１図のシステムインタフェース100を経由し
てアドレスデコーダ125にて解釈する。アドレスデコー
ダ125では、転送されたアドレスが描画／表示領域であ
る場合にのみ外部メモリアクセス要求信号126を有効と
する。更に、表示アドレス変換部121で、第４図に示す
表示／描画アドレスマップと対応がとれるようにマッピ
ングして描画アドレス122を生成する。タイミング制御
部129では、前記描画アドレス、描画データの出力と同
期して、表示メモリ制御信号132を生成して、表示メモ
リインタフェース135を経由して第３図に示す表示メモ
リ制御信号301として、表示メモリ218に描画する。この
時の描画アクセスと表示のための表示アクセスとの調停
制御について説明する。

第６図において、サイクル時分割部600で、生成され
る表示アドレス有効信号131aが、‘0'の時は、描画アク
セスが有効である。この時に、内部メモリアクセス要求
信号127が無効であって、且つ、外部メモリアクセス要
求信号126が有効であれば、３入力NAND604の出力が有効
となり、Ｒ−Ｓフリップフロップ608をセットする。Ｒ
−Ｓフリップフロップ608がセットされると外部描画ア
ドレス有効信号131cが有効となり、第１図に示すアドレ
スバス124には、描画アドレス122が有効となる。更に、
第６図において、外部描画アドレス有効信号131cは、表
示メモリ制御信号生成部611に入力され表示メモリをア
クセスするのに必要な表示メモリ制御信号132を生成さ
せる。また、ディレイ回路606では、３入力NAND604の出
力を描画アクセスが十分に行える一定期間遅延させて、
前記Ｒ−Ｓフリップフロップ608のリセット信号を生成
する。この様にすることで表示アクセスを行っていない
サイクルのみに描画アクセスが行えることになる。

更に、ここでは、外部メモリアクセス要求信号126が
有効となるとＲ−Ｓフリップフロップ610がセットされ
て外部メモリアクセスウエイト信号133が有効となる。
そして、外部アクセス要求に対する処理が終了するまで
ウエイト状態としておく。つまり外部描画アドレス有効
信号131cが有効となり、ディレイ回路606で３入力NAND6
04の出力を描画アクセスが十分行える一定期間遅延させ
た後に生成される前記Ｒ−Ｓフリップフロップ608のリ
セット信号にて、Ｒ−Ｓフリップフロップ610は、リセ
ットされて次のアクセス要求を待つことになる。外部メ
モリアクセスウエイト信号133は無効となる。

つぎに第４図の描画／表示アドレスの画面構成図につ
いて説明する。

第３図の描画プロセッサ206が管理している表示メモ
リ218の物理アドレスが、第４図に示すような画面構成
をしているとき、CPU200は、第４図に示すような画面構
成として、描画アドレスを生成し、管理する。第４図に
おいて、描画／表示スタートアドレスNba400は、表示画
面の最左上位アドレスであり、アドレスは、水平方向に
順次増加していく。表示画面の最左アドレスは、第ｎラ
イン（ｎは整数）では、水平有効表示文字幅Nhd401よ
り、Nba＋（ｎ−１）×Nhdとなる。よって、表示画面の
最左下アドレスは、垂直有効表示ライン数Nvd403より、
Nba＋（Nvd−１）×Nhdとなる。更に、表示領域の最左
下アドレスは、垂直総ライン数Nvt404より、Nba＋（Nvt
−１）×Nhdとなる。また、表示画面の最右上位アドレ
スは、Nba＋Nhd−１であり、表示画面の最右アドレス
は、第ｎラインでは、Nba＋ｎ×Nhd−１となる。

つぎに第５図の演算器について説明する。

セレクト信号505は、他の演算器（図示せず）の演算
結果を入力したデータレジスタ502に記憶されていた描
画データがデータバス503を経由して、セレクタ504によ
り選択されてバレルシフタ500の入力データとするの
か、あるいは第１図記載のデータレジスタ117が出力す
るデータを選択してバレルシフタ500の入力データとす
るかを選択する。

第３図記載のCPU200等の外部描画手段が第５図記載の
バレルシフタ500を直接アクセスして演算器として使用
する場合は、後者の第１図記載のデータレジスタ117が
出力するデータを選択してバレルシフタ500の入力デー
タとする。入力されたデータは、第１図記載の描画演算
器制御信号114の一信号であるバレルシフタ制御信号507
により、バレルシフタ500の動作がコントロールされ、
演算結果がデータバス508に出力される。なお、この時
の演算データは、リードレジスタ509に一時記憶され
る。そして、第３図記載のCPU200が演算結果を読みだす
ときには、このバレルシフタリードレジスタ509に一時
記憶された演算結果を出力データバス510を経由して読
みだすことによって、第１図記載の内部リード／ライト
データバス101に演算結果が転送され、更に、第３図記
載のシステムデータバス204を経由してCPU200に入力さ
れる。この様にすることにより第５図記載のバレルシフ
タ500を外部より直接アクセスすることが可能となる。
なお、バレルシフタ以外の他の描画演算器108内の演算
器においても同様のことがいえる。

また、第３図記載のCPU200等の外部描画手段による表
示メモリ218への描画では、第５図記載の出力データ508
が、他の演算器に出力されるか、第１図記載の描画デー
タバス116に転送されて描画データとなる。

［発明の効果］ 本発明によれば、描画プロセッサがサポートしていな
い文字や図形の描画等の描画をユーザが描画プログラム
を独自に作成し、CPU等の外部描画手段にて、表示メモ
リに描画する場合において、前記描画プロセッサは、前
記CPU等の外部描画手段が直接表示メモリに描画できる
手段を内蔵しているので、表示メモリに対する描画の手
段を描画プロセッサの外部に設ける必要がなくなるため
少ない部品点数にて、自由度の高い表示制御システムを
構成することができる。

更に、描画プロセッサに内蔵した描画専用マイクロプ
ログラムが描画を実行するために使用する演算器等の、
CPU等の外部描画手段が使用できるので、ユーザは、前
記演算器等を利用した描画プログラムを独自に作成する
ことが可能となり、オーバーヘッドの少ない描画処理を
実行することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の描画プロセッサの全体ブ
ロック図、第２図は、従来の描画プロセッサを用いた場
合の表示制御システム構成図、第３図は、第１図の描画
プロセッサを採用した表示制御システムの構成図、第４
図は、描画／表示アドレスの画面の構成図、第５図は、
第１図の描画プロセッサの演算器の一例の構成図、第６
図は、第１図のタイミング制御部のブロック図である。 105……マイクロプログラムROM、109……描画演算器、1
25……アドレスデコーダ、129……タイミング制御部、2
00……CPU、201……システムメモリ、202……システム
バス、206……描画プロセッサ、218……表示メモリ、22
2……表示装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小檜山 智久 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (56)参考文献 日経エレクトロニクス 1987年２月23 日号（日経ＢＰ発行）ＰＰ．133−160 日経エレクトロニクス 1984年５月21 日号（日経ＢＰ発行）ＰＰ．221−254 日経バイト 1987年２月号（日経ＢＰ 発行）ＰＰ．168−182

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置からの描画命令に応じて、表
   示メモリに前記描画命令に対応した描画を行う描画プロ
   セッサであって、 前記中央処理装置からの描画命令を、内蔵の描画専用マ
   イクロプログラムで解釈し、内蔵の描画演算器を使用し
   て前記表示メモリへの描画を行う内部描画手段と、 前記中央処理装置等の外部描画手段が前記描画演算器に
   直接アクセスすることにより該描画演算器を使用して演
   算処理を行い、該演算処理の結果により前記表示メモリ
   への描画を行う演算器利用手段と を備えたことを特徴とする描画プロセッサ。
2. 【請求項２】前記表示メモリへのアクセス要求が前記内
   部描画手段によるものか、あるいは前記外部描画手段に
   よるものかを判定する判定手段と、両者の前記表示メモ
   リへのアクセスを調停する調停手段とを備えたことを特
   徴とする請求項１記載の描画プロセッサ。
3. 【請求項３】前記表示メモリの内容を周期的に読みだし
   て表示装置に供給する表示制御手段と、該表示制御手
   段、前記内部描画手段、および前記外部描画手段の３者
   による前記表示メモリへのアクセスを調停する調停手段
   を備えたことを特徴とする請求項１記載の描画プロセッ
   サ。
4. 【請求項４】前記演算器利用手段は、前記外部描画手段
   からの前記描画演算器に対する制御信号を保持するコン
   トロールレジスタと、該コントロールレジスタの出力と
   描画プロセッサ内部の制御信号とを選択するセレクタ
   と、前記外部描画手段からの前記描画演算器に対する入
   力データを保持するデータレジスタと、該データレジス
   タの出力と描画プロセッサ内部のデータとを選択するセ
   レクタとを有することを特徴とする請求項１記載の描画
   プロセッサ。