JPH01287696A - 表示データ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示データ制御回路に係り、特にデイスプレ
ィ装置のフレームメモリと主記憶の間のラスタオペレー
ジｌンを含む描画を行うのに適した表示データ制御回路
に関する。

〔従来の技術〕

近年、ＩＣメモリやマイクロプロセッサ（以下ＣｐＵと
記す。）の！ｉ！！遺技術の見通により、低価格で高性
能なビットマツプ方式のデイスプレィ装置が普及してき
た。これに伴ない、ビットマップ画面特有の豊かな表境
罷力を生かすソフトウェアの開発も盛んに行なわれてお
り、年々それらン７トウエア財韮の蓄積が進んでいる。

このようなビットマツプ画面の操作の中で特有なものが
ラスタオペレージフンＣ以下ラスタＯＰと記す）とよば
れる演算操作である。これは画面上の画像データと別の
画像データを論理演算し、その演：ｊＬ結果を新たな画
像データとするもので、この操作によりｉｌＩ！Ｉ像の
合成、］１ね合わせ、復元。

色質化などの効果を得ることができる。初期のビットマ
ツプデイスプレィ装置では、これらの演算を全てＣｐＵ
のソフトウェア処理で行っていた。

しかしビットマツプ画面の画素数の増加や画素の階調１
色数の増加に伴い、ラスタ０ＰＶＣ必要な演算量は増加
の一途をたどっており、このため処理時間が問題となっ
てきた。

この処理時間の問題を解決するため、従来より高速化の
だめの技術が知られている。例えば特開昭５８−２０９
７８４号公報に示されるのかこの技術である。第４図は
上記従来技術を示した因である。

同図において１はビットマツプデイスプレィ装置の描画
制御を行うマイクｏ７ｃｘセッサ（以下ＣＰＵと記す）
、５はｗｌｌの記憶手段であるところの王メモリ（メイ
ンストレージ：以下ＭＳと記す）、６は画像データを記
録する巣２の記憶手段であるところの７レームバツフア
Ｃ以下ＦＢと記す）、９は表示装置（以下Ｄ　ｉ　、ｒ
　ｐと記す）、５はＣｐＵｌのアドレスバス、２はＣＰ
Ｕ１のデータバス、１０はＦＢ６のデータバス、１５ハ
データパス切換えスイッチ、１６はデータを一時蓄える
レジスタ（ソースデータレジスタ二以下５ＲＥＧと記す
）、１７は嗣埋演算器（以下ＡＬＵと記す）である。

同図では簡単のため、ＦＢ６が１プレーンのときを表わ
したものであるが、カラー表示や多階調表示のときには
１８のように一点鎖線で囲んだ部分を単位として、この
部分を何枚か設ければよい。

上記技術によれば、Ｓ　ＲＥ　Ｇ１（Ｓにあらかじめ畳
き込んだデータとデータバス２上のデータをＡＬＵ１７
でラスタ演算した結果をＦＢ６に畳き込むことができる
。一般にはＦＢ６を読み出すとバススイッチ１５のＡと
Ｃが接続され、ＦＢ６からの読出しデータはデータバス
１０と１９を経由して５ＲＥＧ１６に書き込まれるよう
制御する。またＦＢ６に畳き込み動作を行うとパススイ
ッチ１５のＢとＣが接続され、ＣＰＵ１の薔き込みデー
タがデータバス２と１９を経由してＡＬＵ１７に与えら
れ、　ＳＲＥ　Ｇ１６のデータもデータバス２０を介し
てＡＬＵ１７に与えられるから、この２つのデータの演
算結果がデータバス１０を介してＦＢ６に畳き込まれる
。

ＣＰＵ１０畳き込みデータは２通り考えられる。

１つはＭＳ　Ｓ＆Ｃ記憶されたデータ、他の１つはＦＢ
６のデータである。どちらの場合為データはあらかじめ
ＣＰＵ１が読みとりてお（。（ＦＢ　６のデータはバス
スイッチ１５のＡとＢを接続することで読出てことがで
きる。）ところが以上の方式ではＦＢ６ｉＣ対するラス
タＯＰを行５ことができるか、ＭＳ５ＶＣ対するラスタ
ＯＰは行うことができない。近年のビットマツプ画面を
扱うソフトウェアにおいては、ＭＳ５の一部を仮想的な
ＦＥとみてＭＳ５に対して描画するものが多い。このた
めＦＢ６と同様、ＭＳ５に対しても等しい描画性能が要
求される。上記方式はＭＳ５に対するラスタＯＰに対し
て配慮がされていないため、ＦＢ６に描画するプログラ
ムはハードウェアを生かした扁速描−ができるものの、
ＭＥＡＬ対する描画は全てＣｐＵのソフトウェア処理に
よるラスタＯＰを行ったのちに描画しなげればならない
、という問題かあった。そこで、既に特許庁出願中の特
許精米において、アドレス発生回路（アドレスジェネレ
ータ：以下ＡＧと記す）とパス切替を設けてこれを解決
することを提案している。第５図を用いてこれを説明す
る。図中、１３はＡＧ、３１はＣＰＵと連絡してＡ　Ｇ
１３を制御するアクセスコン）ｃｚ−ラ（以下ＡＣと記
す）、３２はＣｐＵのアドレスバスとＡＧのアドレスバ
スを選択してシステムのアドレスバスに檄貌するアドレ
スバスセレクタ、３３はＡ　Ｌ　Ｕ１７の処理結果をＦ
Ｂ６とＭＳ５を選択して出力するセレクタ、６４はセレ
クタ３３がＢ′ｊ５を選択した時にＣＰＵデータバス２
とＡＬＵ１７の処理結果が衝突しないよう制御するバス
スイッチである。動作としては、通常のＦＢ６へのラス
タ演算による描画においてはセレクタ３２はＢ、セレク
タ５５はＡ、パススイッチ５４は接続状態になっており
、前述した第４図の回路と同様の動作をするが、ＡＣ３
１が、４Ｇｉ５を起動するような状態、すなわちＭＳ５
に対してラスタ演算処理を行う場合はセレクタ５２　、
５５及びバススイッチ３４は反転し、システムのアドレ
スバス５はＭＳ５をアクセスし、Ａ　Ｌ　Ｕ１７の処理
結果はＭＳ５に出力されるよう動作する。この結果、ラ
スタＯＰ＆ＸＭＳ５に対しても行われるようになり、特
開昭５８−２０９７８４号公報の技術におげろ問題点は
解決される。

〔発明が解決しようとする課題〕

上記従来技術は、ＦＢ６対するものと同様のラスタＯＰ
をＭＳ５にも行うことを可能としたが、複雑な制御を要
するＡＧ　、ＡＣや、パスセレクタか必要であり、回路
規模の大幅な増大やａ雑化を免れない。ソフトウェア作
成上もＡＧの初期設定等複雑化する。また上記従来技術
では演算処理結果をＣｐＵが直接アクセスすることは不
可能であり、処理結果をＣＰＵがアクセスするためには
、ＦＢ６あるいはＭＳ５に格納されているデータを読み
出すしかな（、処理結果を再度ラスタＯＰする際や、Ｃ
ｐＵ内で処理を刃口える場合、また他のレジスタや記憶
装置に格納するｖＡＫは、−旦ＦＢ６やＭＳ５から絖み
出す必要がある。以上の点において配慮がされておらず
、問題があった。

本発明の目的は、簡単な回路でＭＳ５に対するハードウ
ェアによるラスタＯＰを可能とし、またＣＰＵが処理結
果を直接アクセスできるようにすることにある。

〔課題を解決するための手段〕

上記目的は、データ処理手段の出力データバスを従来の
ＦＢＶＣ猛続するバスの他に、ＣｐＵデータバスに接続
するバスを設け、ＣＰＵによる特定のアドレスのアクセ
スにより、データ処理手段の出力データなＣｐＵデータ
バスに出力できるようにすることで達成される。

〔作用〕

データ処理手段の出力データバスを従来のＩ’　Ｂに接
続するとともＶｃｃｐＵのデータバスに５ステートバツ
フアを介して接続する。３ステートバツフアのゲートは
、ＣＰＵの特定のアドレスのアクセスによりイぎ号を出
力するアドレスデコード回路の出力により開閉するよう
に制御する。それによってデータ処理手段の出力データ
は、通常はＦＢにのみ出力され、ＣＰＵが特定のアドレ
スをアクセスすることにより、ＣｐＵデータバスにも出
力されるようにｒｚす、ＣｐＵがそのデータをＭＳに★
き込むよう制御すれば、ＭＳに対しても、ＦＢと同様の
描画処理をハードウェアにより行うことが可能となる。

〔実施例〕

以下、本発明の第１の実画例を第１凶、第６図を用いて
説明する。

第１図は本発明の第１の実４例の基本構成図である。同
図において、１はＣｐＵ、２はＣＰＵのデータバス、３
はシステムのアドレスバス、４はラスタＯＰ等のデータ
処理を行うデータ処理手段、５はＭＳ、６はＦＢ、７は
データ処理手段の出力データをデータバスに出力部」御
する３ステートノ（スバツ７ア（以下２５Ｂと記す）、
８は５５Ｈの出力を制御するゲート信号を作り出すアド
レスデコード回路、９はＦＢｂが格納した表示データを
表示する１）ｉｚｐ、１０はデータ処楓牛以の出力デー
タバス、１１はＦＢの出力データバスである。巣６図は
謁１の実画例の具体的構成例である。２１は次段以呻の
データ処理を′ｒ″ｆ５回路への入力データを選択する
セレクタであり、αｂｃそれぞれ独立に動作する。２２
は２１で選択されたデータを一時格納して２くレジスタ
であり、αｈｃはそれぞれセレクタ２１のαｂＣに接続
され℃いる。２５は、ラスタＯＰを何５人力データをレ
ジスタ２２の出力データとするか、ＦＢ６の格納データ
すなわち現表示データとするかを選択するセレクタであ
る。２４は表示データのシフタでＡＬＵ１７とともにラ
スタＯＰを行う要素である。

次に動作を説明する。第１図のデータ処理手段４は、第
６図中の、セレクタ２１及び２３、レジスタ２２、シフ
タ２４、Ａ　Ｌ　Ｕｌｙを一例とし℃おり、本例では、
単純な動作でありながら扱うデータ菫が多いため、表示
の見た目の動作速度を左右するラスタ演算に有効なもの
である。既に表示されている表示データと、表示はされ
ていないが表面面としていつでも表示可能なデータと、
ＣｐＵで表示したい別のデータを選択し、レジスタに格
納し、シフトしたり演算混合して表示を行う＠能がある
。

比較的広範囲の領域において、四じオペレーションを景
てる場合、ＣＰＵＫ、＠接負担をかけずに島速処理が可
能となる。以上のような機能な持った回路において、裏
画面のデータの処理を、表面面の表示データと同様に行
えるようにするために、第１図、第６図中に示した５５
Ｂ７を介した糸路な作った。これはラスタＯＰを行った
結果をＣＰＵデータバス２に出力’ｆろことで、裏画面
の表示メモリとして使うＭＳ５に、ラスタＯＰの結果の
★き込みを可能とする。この糸路な開閉する３５Ｂ７は
、第１図に示したアドレスデコード８の出力１号によっ
て制御する。すなわちＣＰＵがある特定のアドレスをリ
ードした時、この糸路が開いてラスタＯＰの結果を読む
ことが可能となり、これをＭＳ５に蒼き込むことにより
、ＦＢ６と同様Ｖｃｐｓ　５のデータにもラスタＯＰ機
能のノ１−ドウエアを応用することが可能となる。

では次に本発明の第２の実施例を第２図により説明する
。第２図は本発明の第２の実施例の基本構成図であり、
第１図の巣１の実施例にレジスタ１２′？付加したもの
である。このレジスタは第１の実施例の説明で述べたラ
スタＯＰの結果をＣｐＵデータバス２Ｖｃ出力する糸路
に設け、データ処理手段４の処理結果を一時格納してお
ぎ、ＣＰＵの処理結果のリードアクセス中に処理結果が
変化しても、データが保持できる。

では次に本発明の第３の実施例を第３図を用いて説明す
る□。第５図は本発明の巣Ｓの実施例の基本構成図であ
り、第２図の構成にアドレス発生手段（アドレスジエネ
レータ二以下ＡＧと記す）を付加したもので、図中１３
がＡＧであり、１４はＣｐＵｌのアドレスバスである。

ＡＧ１５は通常はＣｐＵｌの出力するアドレスをシステ
ムのアドレスバス３にそのまま出力するが、ある特定ア
ドレスのアクセスを受けると、５ＳＢ７を開いてデータ
バス２Ｖｃデータ処理結果１０を出力するとともにＭＳ
５の特定のアドレスをアクセスして、処理結果１０を畳
き込む。レジスタ１２は、その際データがメモリに確実
にライトできるようにデータを保持しておくためのもの
である。本笑施例によれば、ＣＰＵの１回のアドレスア
クセスで、データ処理結果の引き出しからＭＳ５への誉
き込みまで完了し、演算速度の向上に効果がある。

〔発明の効果〕

ラスタＯＰは画像の１ね合せ、強調づげなどに必須の機
能である。またＭＳへの描画は特にプリンタに出力する
画像の描画に多（用いられる。本発明によれば、表示製
雪に表示する画像の描画だけでなく、プリンタに出力す
る画像の描画も萬速化される。これをバーンナルコンビ
エータやワードブａセッサに実ゐ丁れば、表示速度の向
上、プリンタ出力の応答性の向上に効果がある。そして
これを冥現するための回路は、基本的には、従来のハー
ドウニアラスフ０Ｐ回路に３ステートのバッファと簡単
な制御回路を付加するだけであり、またＣｐＵがＩＮ！
データをアクセスできる構成より、他の応用に広げるこ
とが可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の基本構成図、第２図は
本発明の第２の実施例の基本構成図、第３図は本発明の
第５の実施例の基本徊成因、第４図及び第５囚は従来例
を示す図、第６図は本発明の第１の実施例の具体旧構成
図である。 １・・・マイクロプロセッサ（Ｃ’　Ｐ　Ｕ　）２・・
・ＣｐＵのデータバス ４・・・データ処理手段 ５・・・主メモリＣＭＳ　） ６・・・表示用メモリＣＦＢ　）

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサと、該マイクロプロセッサの命
   令やデータを格納する第１の記憶手段と表示手段と、該
   表示手段に表示するデータを格納する第２の記憶手段と
   、前記第１及び第２の記憶手段の格納データ及び前記マ
   イクロプロセッサの出力データを入力として論理演算や
   シフト等のデータ処理を行うデータ処理手段を構成要素
   の一部とするシステムにおいて、 前記データ処理手段の処理結果を、前記第２の記憶手段
   に出力するとともに、マイクロプロセッサが特定のアド
   レスをアクセスすることにより前記マイクロプロセッサ
   のデータバスにも前記処理結果を出力することを特徴と
   する表示データ制御回路。 ２、前記データ処理手段の処理結果を格納するレジスタ
   を１組以上備え、該格納したデータを特定のアドレスの
   アクセスによりマイクロプロセッサのデータバスに出力
   できることを特徴とする請求項１記載の表示データ制御
   回路。 ３、前記マイクロプロセッサの特定アドレスのアクセス
   により、別の１種類以上のアドレスを発生するアドレス
   発生手段を備え、該アドレス発生手段によりシステム全
   体のアドレス管理を可能としたことを特車とする請求項
   ２記載の表示データ制御回路。