JPS62245376A - 表示メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像表示を行う計算機等の画像表示回路に係
シ、特に、その中でも画像情報を記憶しておく表示メモ
リ回路に関するものである。

〔発明の背景〕

画像情報を表示メモリに記憶する際において。

例えば１画面上の１ドツトを表すのにその１ドツトに対
し複数種類の情報が必要であるとした場合。

１種類の情報で表示メモリ１面を用いていたのでは表示
メモリの面数が多数必要となってしまう。

そこで１画面上の連続した複数ドツトを１組とじ１画素
として扱って、表示に必要とする上記複数種類の情報を
それぞれの各画素内で共用してドツトを表示することＫ
よ９１画面１枚を表示するのに必要な情報のｔを少くす
ると共に、表示メモリ１面に対し１種類ではなく複数種
類の情報を記憶させることにより１表示メモリの面数を
少なくて済むようＫしている。

この様に表示メモリ１面に対し複数種類の情報を記憶さ
せる場合には１表示メモリの各アドレスを画面上の上記
各画素の表示位置と対応させ、その各アドレスに、それ
ぞれ、その表示位置と対応する前記情報、複数種類をひ
と壕とｔＣとして記憶させている。さて、この様にして
記憶される表示メモリにおいて、成る画素の画像情報、
言い換えれば、成るアドレスに記憶されている複数種類
の情報のうちの一部の情報を変更したい場合、従来では
以下の如く行われていた。

例えば、今、表示メモリの各アドレスに画像情報として
、それぞれ２種類の情報（Ａ種の情報とＢ種の情報とす
る）がひとまとまシとなりて記憶されており、そのうち
の成るアドレスに記憶されているＡｆｉの情報Ａｔだけ
を変更したいとす゛る（このアドレスには、Ａ＋の他に
、Ｂ種の情報としてＢ１も記憶されているが、こちらの
方は変更しない）と、先ず、中央処理装置（以下、ＣＰ
Ｕと称す）が表示メモリの上記アドレスを指定し。

そこに記憶されている画像情報Ａ１．ＢＩ　を読み出し
取シ込む。次に、ＣＰＵは他から入力される新しい画像
情報Ａ２（Ａ種の情報でＡ＋に代って記憶されるべき情
報）、Ｃｚ（不定な情報）を取シ込む。そして、ＣＰＵ
は、古い画像情報Ａ＋。

Ｂ１と新しい画像情報Ａ２．Ｃｔとを所定の論理演算情
報を基に論理演算を行い、不要な情報Ａ＋とＣｚ’ｌ（
除去して、必要な情報Ａ２．Ｂｌを作成し、その作成し
た情報Ａ２、ＢＩｉ元のアドレスに書き込み戻す。伺、
上記した所定の論理演算情報は、新しい画像情報の取シ
込み後、ＣＰＵが取シ込んだ情報を解読し１作シ出され
る。

しかし、上記の様な方法では、ソフトウェアでの処理が
多くなシ、処理時間が長くなるという問題があった。そ
こで、処理時間を短くするために、上記した処理のうち
論理演算処理をハードウェアで行う論理演算機構付きの
表示メモリ回路が提案された。

その様な表示メモリ回路として１例えば、特開昭６０−
１１９６９号公報に記載されている如き回路を第２図に
示す。

第２図において、１はＣＰＵ、４は表示メモリ。

１１は表示メモリ回路、１２は制御部、１３は演算回路
、１４は信号バス、である。

第２図に示す既提案例では、先ず、ＣＰＵ１が他から入
力される新しい画像情報（以下、修飾情報と称す）を取
シ込み、それを解読して論理演算情報を作成し、その後
その論理演算情報と修飾情報とを合成して、１回のアク
セスでもって表示メモリ回路１１内の演算回路１３に信
号バス１４を介して与える。次に、ＣＰＵ１は、信号バ
ス１４、制御部１２を介して表示メモリ４を制御し、表
示メモリ４から古い画像情報を読み出して演算回路１３
に与える。演算回路１３では、入力された論理演算情報
を基に、新しい画像情報と古い画像情報との論理演算を
行い、その演算結果を、表示メモリ４の古い画像情報の
読み出されたアドレスへ書き込む。

この様に第２図に示す既提案例では、修飾情報と論理演
算情報とｔｃＰＵｌからの１回のアクセスで表示メモリ
回路１１に与えるという仕様になっておシ、その為に、
ＣＰＵｊ内で修飾情報と論理演算情報との合成というソ
フトウェアによる処理が必要であった。従って１例えば
、論理演算情報の方は変えないで、修飾情報の方だけを
次々と変えて１表示メモリ４の古い画像情報を次々に変
更するという様な場合でも、毎回ＣＰＵＩ内で上記した
合成の処理を行なわねばならず、処理時間が長くなって
しまうという問題があった。

〔発明の目的〕

本発明の目的は、上記した従来技術の問題点を解決し、
ｃｐｕ内部でのソフトウェア処理を削減し、同一の論理
演算情報に基づき異なる新しい画像情報（修飾情報）に
より表示メモリの古い画像情報を次々に変更する場合に
おいても表示処理時間を短縮できる表示メモリ回路を提
供することにある。

〔発明の概要〕

本発明では、上記した目的を達成する為に、演算情報バ
ッファを設け、予め論理演算情報をそのバッファに記憶
させておき、演算回路に入力させる際には、論理演算情
報と新しいｒｔｉｉＪｅ情報とを別個忙入力させるよう
にしたものである。

〔発明の実施例〕

以下１本発明の一実施例を第１図により説明する０ 第１図において、１はＣＰｏ、２はアドレスバス、５は
データバス、４は画像情報を記憶する表示メモリ、５は
ＣＰＵ１から出力されるメモリ制御信号、６はメモリ制
御信号５により表示メモリ４を制御するメモリ制御回路
、７は入力情報に基づき演算を行う演算回路、８は演算
情報バッファ。

９は画像情報バッファ、１０はメモリ画像情報バッファ
、１１は表示メモリ回路、である。

以下１本実施例の動作を説明する。第１図において、ソ
フトウェア命令によりＣＰｔＪｌが表示メモリ４のある
番地に対し画像情報の変更を行う場合、先ず、ＣＰＵＩ
内に他から入力される新しい画像情報が取シ込まれる。

ＣＰＵＩはその画像情報を解読して論理演算情報を作成
し、データバス３を介して演算情報バッファ８に与え記
憶させる。

次に、ＣＰＵ１は、データバス３を介して新しい画像情
報ヲｌｌｉｉｇＩ！情報バッファ９に与え記憶させる◇
更に、ｃｐｕｔは、メモリ制御回路６にメモリ制御信号
５としてメモリ書込み信号を与え、同時Ｋ。

アドレスバスを介して表示メモリ４に変更すべき番地の
番地情報を与える。メ七す制御回路６はメモリ書込み信
号が入力されると表示メモリ４を制御し１番地情報によ
り指定された番地から変更すべき古い画像情報を出力さ
せ、それをメモリ画像情報バッファ１（ＩＫ与え記憶さ
せる。

次に、演算回路７はメモリ画像情報バッファ１０内の古
い画像情報と、画像情報バッファ９内の新しい画像情報
と倉入力し、演算情報バッファ８内に記憶されている論
理演算情報に基づき、古い画像情報と新しいｌ１１１ｇ
１情報との演算を行い、その結果情報を出力する。そし
て、メモリ制御回路６は、さらに表示メモリ４を制御し
、演算回路７から出力された演算の結果情報を表示メモ
リ４の指定された前記番地に書込ませる。

以上の様に１本実施例によれば、表示メモリ４に記憶さ
れている画像情報を新しい画像情報との演算により変更
する際、ソフトウェア処理としては、演算情報バッファ
８に論理演算情報を与える処理と１表示メモリ４への画
像情報の書込み処理とを行うだけで済み、従来例の如く
、新しい画像情報と論理演算情報との合成処理を行う必
要がない。従って、同一の論理演算情報で異なる新しい
画像情報により表示メモリ４の古い画像情報を次々に変
更する場合において、ソフトウェア処理削減と１表示処
理時間の短縮が可能となる。

〔発明の効果〕

本発明によれば、演算情報を一旦演算情報バッファに入
力しておけば、ソフトウェア処理としては、ＣＰＵから
表示メモリへの画像情報の書込み処理を行なうだけで表
示メモリの古い画像情報をこの画像情報と上記演算情報
に基づき変更できる。

従来の表示メモリ回路における表示メモＩＪ　Ｋ記憶さ
れている画像情報の別の画像情報との演算による変更の
際のソフトウェア処理は、１回の変更につき、ｃｐｕ内
部への被演算情報（古い画像情報と新しいｒｉｉｇＲ情
報）の入力、ＣＰＵ内部での演算。

ＣＰＵからの演算結果情報の表示メモリへの書込み、と
いう３ステツグの処理が必要であ夛、ｎ回の変更では（
５ｎ）ステップの処理が必要であった。これに対し、本
発明による回路においては。

１回の変ｊ！につき演算情報のＣＰｔ）内部での作成及
び内部レジスタへの設定、ＣＰＬｉからのこの情報の演
算情報バッファへの出力と、ｃｐｕ内部での新しい画像
情報の内部レジスタへの設定、ＣＰＵからの表示メモリ
への新しい画像情報の書込み、という（２＋２）ステッ
プの処理が必要でメジ、同一演算でのｎ回の変更では、
（２＋２ｎ）ステップの処理で済む。同一演算での変更
回数ｎがｎ≧６のときソフトウェア処理ステップ数が削
減でき、り見回数ｎが大きくなるにつれこの削減率は大
きくなる。

つまシ、本発明は、表示メモリに記憶されている画像情
報を同一演算に基づき異なる新しい画像情報により次々
に変更する場合におけるソフトウェア処理の削減と表示
処理時間の短縮に効果がある。

【図面の簡単な説明】

９１図は１本発明の一実施例を示すブロック図、第２図
は従来の表示メモリ回路を示すブロック図である。 １・・・ＣＰＵ、２・・・アドレスバス、３・・・デー
タパス、４・・・表示メモリ、５・・・メモリ制御信号
、６・・・メモリ制御回路、７・・・演算回路、８・・
・演算情報バッファ、９・・・画像情報バッファ、１０
・・・メモリ画像情報バッファ、１１・・・表示メモリ
回路。

Claims (1)

【特許請求の範囲】
1. １、画像表示を行う計算機の画像情報を記憶しておく表
   示メモリ回路において、前記画像情報を記憶する表示メ
   モリと、中央処理装置（以下、ＣＰＵと称す）からのメ
   モリ制御信号により前記表示メモリを制御するメモリ制
   御回路と、第１及び第２の画像情報バッファと、演算情
   報バッファと、該各バッファの内容に基づき演算を行う
   演算回路と、を有し、前記表示メモリに記憶されている
   画像情報の内容を変更する際、予め前記演算情報バッフ
   ァに前記ＣＰＵから演算情報を与え記憶させておき、前
   記表示メモリから変更すべき画像情報を前記メモリ制御
   回路により前記第１の画像情報バッファへ、前記ＣＰＵ
   から出力される新しい画像情報を前記第２の画像情報バ
   ッファへそれぞれ与えて、前記演算回路により前記演算
   情報バッファに記憶されている演算情報を基に前記第１
   の画像情報バッファの内容と前記第２の画像情報バッフ
   ァの内容との演算を行い、その演算の結果得られた情報
   を前記メモリ制御回路により前記表示メモリの変更すべ
   き画像情報の記憶場所へ書き込んで変更すべき画像情報
   の内容を変更するようにしたことを特徴とする表示メモ
   リ回路。