JPH01286055A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを用いたデータ処理装置
の描画用メモリシステムに係り、特にＣＰＵの１サイク
ルで１つ以上の被演算データ間の論理演算を行ない、そ
の結果を描画メモリやＣＰＵに転送するのに好適な、メ
モリアクセス制御方式に関する。

〔従来の技術〕

従来の技術を＠２図を用いて説明する。第２図（ｂ）は
従来技術を表わすシステムブロック図である。

このブロック図において、１はマイクロプロセッサ（μ
Ｐ）、２は表示用メモリ、３は主メモリ、４はＩ１０ボ
ート、５はシステムデータバス、６はシステムアドレス
バス、７はシステム制御信号％。

９はデータ演算部、１４はローカルデータバスである。

第２図（ロ））は第２図（ｂ）のデータ演算部９の詳細
を表わす因である。Ａ１．、Ａ２．Ａ３はデータレジス
タ、Ｂは論理演算器、Ｃ１，Ｃ２，Ｃ３はバスの切換器
である。

第２図の従来システムｌこおいて、転送元のデータ（以
下、ソースデータと呼五）と転送先のデータ（以下、デ
ィスティネーションデータと呼ぶ）との２値の論理演算
の結果を転送先へ曹き込むというデータ転送を行なう手
）＠ヲ以下に述べる０才ず、マイクロプロセッサ１が転
送先からデータを読み込む命令を実行することにより転
送先アドレスがシステムアドレスバス６へ出方され、シ
ステム制御信号＃７’＆通してマイクロプロセッサ１か
ら出力されるメモリリード要求に合わせて表示用メモリ
２カ）らデータレジスタＡ３へディスティネーションデ
ータか読み込まれる。つぎに、マイクロプロセッサ１が
転送元力）ら転送先へデータを転送する命令を実行する
と、その命令のリードサイクルでマイクロプロセッサ１
の出力する転送元アドレスからマイクロプロセッサ１の
出方するメモリリード要求に合わせて、ソースデータを
データレジスタＡ２へ計み込み、ライトサイクルでデー
タレジスタＡ２とＡ′５の値を論理演算器Ｂに入力し、
出力の演算結果をマイクロプロセッサ１の出力するアド
レ２へマイクロプロセッサ１の出力するメモリライト要
求に合わせて書き込む。

このように、第１図のシステムではマイクロプロセッサ
の出力するアドレスとメモリ制御信号とを用いてマイク
ロプロセッサの転送命令を２回実行することにより、ソ
ースデータとディスティネーションデータの２値の論理
演算を伴なうデータ転送を実現している。

〔発明が解決しようとする課懲〕

上記従来技術では、アドレスとメモリ制御信号とをマイ
クロプロセッサか出力するものを直接使用しているため
、１回のメモリアクセスサイクルで１つの被演算データ
の読み込みしか行なえず、１つ以上の被演算データ間の
論塩演３！Ｌを行なうには演算に先立って被演算データ
の数だけリード命令を実行し、データ演算部９の中のデ
ータレジスタにあらかじめ被演算データをリードしてお
く必要がある。そのため、１回の論理演算ζこマイクロ
プロセッサの命令を複数実行する必要があり、命令フェ
ッチサイクルが増えて処理時間が増加すると共ｌこ、マ
イクロプロセッサの負荷も増大する七いう問題があった
。

本発明の目的は、アドレスの生成とメモリの制御とをマ
イクロプロセッサから分離し、１回のメモリアクセスサ
イクル中に被演算データのリード右よび被演算データ間
の論理演算および演算結果の出力を行なうことにより、
マイクロプロ・セッサの命令フェッチ回数を減らし、マ
イクロプロセッサの負荷を軽減し、論理演算を伴なうメ
モリアクセスを高速に行なうことにある。

〔課ｍｚ＊決するための手段〕

上記目的を達成するために、本発明は、少なくともマイ
クロプロセッサと主メモリと表示用メモリとを伽え、前
記主メモリおよび前記表示用メモリ上の１以上の被演算
データについて論理演算を行ない、該論理演算の演算結
果を前記マイクロ１はセッサへ読み込む、あるいは前記
表示メモリへ書き込むデータ処理装置におけるメモリア
クセス制御装置であって、前記１以上の被演算データ間
の論理演算を行なうデータ演算部と、前記主メモリおよ
び前記表示用メモリのアドレスを生成するアドレス生成
部と、前記マイクロプロセッサからのメモリアクセス指
令を受けて、１回のメモリアクセスサイクル中に、前記
被演算データの読み込みと、前記被演算データについて
の論理演算と、該演算結果の前記マイクロプロセッサま
たは前記表示用メモリへの出力とを要求する制御信号を
、前記主メモリ、表示用メモリ、データ演算部およびア
ドレス生成部へ出力するメモリアクセス制御部とを偏え
るようにしたものである。

前記メモリアクセス制御部は、例えば、前記マイクロプ
ロセッサからの指令に応じて、前記論理演算ｌζ必要な
被演算データの制御情報を保持する制御レジスタと、該
制御レジスタの内容に従って前記制御信号を発生する制
御手段とにより構成することができる。

前記アドレス生成部は、例えば、前記被演算データのア
ドレスを指定する少なくとも１つのアドレスレジスタお
よび前記マイクロプロセッサが出力するアドレスのうち
選択された１アドレスを出力するものである。

前記データ演算部は、例えば、前記演算結果データの特
定ビットを無効とするマスク情報を保持するレジスタを
有し、前記メモリアドレス制御部は、前記メモリアクセ
スサイクル中−こ読み出したデータを前記レジスタに読
み込むことができるようにしてもよい。

前記ｒ＠１Ｎ演算」には、反転等も含み、このような場
合には、被演算データの個数は１となる。

また、前記「被演算データの制御情報」は、例えば、各
被演算データの転送元およびその転送先の指定情報であ
る。

〔作用〕

前記メモリアクセス制御部は、マイクロプロセッサの表
示メモリに対するメモリアクセス散水を検出すると、ま
ず、前記アドレス生成部にアドレスの出力８要求し、論
理演算に必要な被演算デー′りが記憶された主メモリま
たは表示用メモリのアドレスを発生させる。これにより
得られた被演算データは前記データ演算部内の選択され
た１データレジスタに格納される。この動作は、必要な
被演算データがすべてデータ演算部内の複数のデータレ
ジスタＩζ揃うまで繰り返される。必要ならば、データ
レジスタの一部に予め被演算データを読み込んでおくこ
ともできる。

次に、メモリアクセス制御部は、データ演算部に論理演
算８要求すると、データ演算部は指定された論理演算を
行ない演算結果を出力する。その後、メモリアクセス制
御部は、データ演算部の演算結果をマイクロプロセッサ
または表示用メモリへ出力させる。表示メモリへ出力さ
れた演算結果データは、メモリアクセス制御部の指令に
従ってアドレス生成部が指定したアドレスに書き込まれ
る。この際、データ演算部内のルジスタの内容に従って
演算結果データの特定のビットの表示メモリへの誉き込
みを無効にする（マスクする）こともできる。最後に、
メモリアクセス制御部は、マイクロ１瞠セツサに対して
メモリアクセスサイクル終了信号を出力する。

以上の動作により、マイクロプロセッサの１回のメモリ
アクセスサイクル中に、主メモリおよび表示用メモリの
１以上の被演算データについて論理演算を行ない、その
結果をマイクロプロセッサに読み込む、または表示用メ
モリに書き込むことが可能となる。

〔実施例〕

以下、本発明の一実施例を詳細に説明する。

第３図は、本発明のシステム構成図の一例を示す。第１
図と一様、１はマイクロプロセッサ、２は表示用メモリ
、３は主メモリ、４はＩ１０ボート、５はシステムデー
タバス、６はシステムアドレスバス、７はシステム制御
信号縁である。本発明の特徴部は、メモリアクセス制御
部８とデータ演算部９とアドレス生成部１０とにある。

これらの詳細Ｉこついては後述する０１１，１２は、そ
れぞれメモリアクセス制御部８からデータ演算部９およ
びアドレス生成部１０への種々の要求を伝送するための
データ演算部制御信号線およびアドレス主成部制御信号
線である０１３はメモリアクセス制御部８が表示用メモ
リ２および生メモリ３ヘリードオたはライト要求を行な
うためのローカル制御信号線である。また、１４はデー
タ演算部９と表示用メモリ２間のデータ転送を行なうた
めのローカルデータバスであり、１５はアドレス生成部
１０が表示用メモリ２．主メモリ３およびＩ１０ボート
４ヘアドレスを送るためのローカルアドレスバスである
。

第１ＴＩ！Ｊに、本発明の特徴部であるメモリアクセヌ
制胛部８．データ演算部９およびアドレス主成部１０８
詳細に示す。データ演算部９は、セレクタ９４１〜９４
３．データレジスタ（ＤＴＲ）９１１〜９１４゜ｉｉｉ
ｆｉｆＭ演＄　６９２　、および論理演算コードレジス
タ（ＬＣＲ）９３からなる。メモリアクセス制御部８は
、ライト時制御レジスタ（ＷＣＲ）８１．　　リード時
制御レジスタ（ＲＣＲ）８２．およびシーケンサ（制御
手段）８５からなる。また、アドレス生成部１Ｇは、オ
フセットレジスタ（ＯＦＲ）１０２１〜１０２４．アド
レスレジスタ（ＡＤＲ）１０１１〜１０１４．および加
算器１０５からなる。アドレスレジスタとオフセットレ
ジスタとの組を複数組有するアドレス生成［１０の構成
は、本出願人が先に提案した特願昭６３−４Ｂ４５６号
「メモリアクセス制御方式」に開示したものと同様であ
り、オフセットレジスタおよびアドレスレジスタの両内
容の和ｉこよりアドレスレジスタの内容を更新するため
のものである。

以下、上記の装置の動作について述べる。

まず、リード時の動作について述べる。マイクロプロセ
ッサがリード命令８！ｉｊ！行すると、そのリードサイ
クル中にアドレスをシステムアドレスバス６へ送出し、
メモリリード要求をシステム制御信号＋１１！７へ送出
して、メモリリード可の応答を待つ。メモリアクセス制
御部８はシステム制御信号線７上に送出されたメモリリ
ード要求を検出すると、システムアドレスバス６上のア
ドレスをチエツクし、そのアドレスが生メモリを指して
いたなら通常のメモリリード動作制御を行なう。つまり
、メモリアクセス制御部８はアドレス生成部１０にシス
テムアドレスバス６上のアドレスをローカルアドレスバ
ス１５へ送出するように要求し、アドレス生成部１０が
要求に応じてアドレスを送出するタイミングを見計らっ
て、メモリリード要求をローカル制御信号＋１ｌｉ１３
に送出し、主メモリ３がデータをシステムデータバス５
へ送出するタイミングを見計らってシステム制御信号線
７ヘメモリリード可の応答を送出する。

一方、システムアドレスバス６上のアドレスが表示用メ
モリ２を指していた場合、メモリアクセス制御部８は以
下の動作を行なう。まず、リード時制御レジスタ８２の
内容をシーケンサ８３が取り込む。リード時制御レジス
タ８２は例えば第４図ζζ示すように、どのデータレジ
スタにどのメモリから被演算データを読み込むというよ
うな指示が書かれである。シーケンサ８５はこの指示に
基づいて被演算データをデータレジスタ９１１　、９１
２　、９１５　。

９１４のどれかへ読み込む要求を１つ以上発生する。

例えば主メモリ３上の被演算データに対しては、アドレ
ス生成部１０に対してアドレスを指定するコードを送り
、データ演算部９＃こ対してデータレジスタと被演算デ
ータの格納＆７９ｒを指定するコードを送る。アドレス
生成部１０はシーケンサ８５から送られてくるコードに
従って、指定されたアドレスレジスタ１０１１．１０１
２．１０１！１．１０１４およびシステムデータバス６
上のデータのう°ちから１つを選択し、ローカルアドレ
スバス１５へ送出する。データ演算部９はシーケンサ８
３より送られてくるコードに従ッテセレクタ９４１を操
作し、システムバス５と指定されたデータレジスタとを
接続する。その後、シーケンサ８３がローカル制御信号
１１１１３へリード要求を送出すると主メモリ５は被演
算データをシステムデータバス５へ送出し、その結果、
被演算データが指定されたデータレジスタに読み込まれ
る。

また、表示用メモリ２上の被演算データに対しては、ア
ドレス生成部１０にアドレスを指定するコードを送り、
データ演算部にデータレジスタと被演算データの格納場
所を指定するコードを送る。アドレス生成部１０はシー
ケンサ８３から送られてくるコードに従って、指定され
たアドレスレジスタ１０１１　、１０１２．１０１３．
１０１４およびシステムデータバス６上のデータのうち
から１つを選択し、ローカルアドレスバス１５へ送出す
る。データ演算部９はシーケンサ８３力）ら送られてく
るコードに従ってセレクタ９４１　、　９４３Ｊｊｚ操
作し、ローカルデータバス１４と指定されたデータレジ
スタとを接続する◇その後、シーケンサ８３がローカル
制御信号線１３ヘリード要求を送出すると表示用メモリ
２は被演算データをローカルデータバス１４へ送出し、
その結果、被演算データが指定されたデータレジスタに
読み込まれる。

以上の動作により、論理演算に必要な被演算データがデ
ータレジスタ９１１　、９１２　、９１３　、９１４に
読み込まれると、それらのうちのデータレジスタ９１２
　、９１３　、９１４の値は論理演算＠９２４こ入力さ
れ、論理演算コードレジスタ９３であらかじめ指定され
た論理演３Ｉ−を行なった結果をセレクタ９４２へ出力
する０ 策後に、シーケンサ８５はデータ演算ｓ９に論理演算結
果をシステムデータバス５へ出力するよう要求するコー
ドを送り、データ演算部９はその要求に応じてバス切換
器９４１　、９４２　、９４５）ｊｇ操作して論理演算
結果をシステムデータバス５へ出力する。その後、シー
ケンサ８３はシステム制御信号線７へ、メモリリード可
の応答を送出する０マイクロフロセツサ１は、システム
制御信号細土にメモリＩ）−ド可の応答が出力されたの
を検出する七、システムデータバス５上のデータを内部
のレジスタに読み込み、メモＩＪ　ＩＪ−ドサイクルを
終了する。

つぎに、ライ計時の動作について述べる。

マイクロプロセッサがライト命令を実行すると、そのラ
イトサイクル中にアドレスをシステムアドレｙ　／＜−
Ｘ　６　ヘ送出Ｌｆ−夕をシスラムデータバス５へ送出
した後、メそリライト要求をシステム制御信号線７へ送
出してメモリライト終了の応答を待つ。メモリアクセス
制御部８は、システム制御４ｇ対線７上に送出されたメ
モリライト要求を検出すると、システムアドレスバス６
上のアドレスをチエツクし、そのアドレスが主メそりを
指していたなら通常のメモリライト動作制御を行なう。

つ才り、メモリアクセス制御部８はアドレス生成部１０
にシステムアドレスバス６上のアドレスをローカルアド
レスバス１５に送出すとよう要求し、データ演算部９に
システムデータバス５上のブータラローカルデータバス
１４に送出するよう要求する。

メモリアクセス制御部８はシステム制御信号線７上（こ
送出されたメモリライト振求を検出すると、システムア
ドレスバス６上のアドレスをチエツクし、そのアドレス
か主メモリを指していたなら通常のメモリライト動作制
御を行なう、）つ才り、メモリアクセス制御部８はアド
レス生成部１０にシステムアドレスバス６上の７ドレス
をローカルアドレスバス１５へ送出するよう憂こ要求す
る。アドレス生成部１０は、要求に応じてシステムアド
レスバス６上のアドレスをローカルアドレスバス１５へ
送出する。その後、メモリアクセス制御部８はローカル
制御信号に１５ヘメモリライト要求を出力し、主メ七り
にデータが書き込まれた後にシステム制御信号線７１＼
メモリライト終了の応答を送出する。

一方、システムアドレスバス６上のアドレスが表示用メ
モリ２を指していた場合、メモリアクセス制御部８は以
下の動作を行なう。まず、ライト時制御レジスタ８１の
内容をシ′−ケンサ８３が取り込む。ライト時制御レジ
スタ８１は例えば第４図に示すようにどのデータレジス
タにどのメモリカ）ら被演算データを読み込むというよ
うな指示が曹かれである。シーケンサ８３はこの指示に
基づいて被演算データをデータレジスタ９１１　、９１
２　、９１３　。

９１４のどれかへ読み込む要求８１つ以上発生する。

王メモリ５上の被演算データＵ）絖み込ろは、本実施例
ではバスが競合するため行なえない。表示用メモリ２上
の被演算データの読み込みは、前記メモリリード時と四
じである。被演算データがデータレジスタ９１１　、９
１２　、９１３　、９１４に読み込まれ、論理演算器９
２に入力され、演算結果がセレクタ９４２へ出力される
と、シーケンサ８３は演算結果を表示用メモリ２へ出力
するようデータ演算１ｆｌ１９へ要求する。データ演算
部９は要求を受けると、まずデータレジスタ９１１　の
内容を、以後次いで出力されるデータの特定ビットだけ
を有効にする情報としてローカルデータバス１４へ出力
し、その後、演算結果をローカルデータバス１４へ出力
する。シーケンサ８３は最後にローカル制御信号１１１
Ｉ１１！Ｉヘライト要求を送出し、システム制御信号に
７へメモリライト終了の応答を送出する。マイクロプロ
セッサ１はシステム制御ｇＩ（ｌ！ｒ号線対線ｌこ送出
されたメモリライト終了の応答を検出すると、メモリラ
イトサイクルを終了する。

本実施例ではオフセットレジスタ１０２１　、１０２２
゜１０２３、１０２４と加算器１０５とを設けであるた
め、アドレスレジスタ１０１１．１０１２．１０１３．
１０１４のうちの１つをローカルアドレスバス１５へ出
力した後、そのアドレスレジスタにオフセットレジスタ
ｔ０２Ｌ１０２２、１０２３．１０２４のうちの１つの
値を加算することによって、一定間隔を置いて連続する
データを高速にアクセスすることかできる。

第５図に、転送元のデータを転送先のデータと演算した
結果を転送先へ舎き込むという処理について、本発明に
より行なう場合と従来の技術により行なう場合とで、Ｃ
Ｐυサイクルおよび実際ｌこ行なわれる処理を対照して
示す。

同図（ａ）に示Ｔ従来の技術では、転送元データの読み
出しｌこ１回の命令フェッチと、転送先データの読み出
しおよび両データの論理演算結果の書き込みに１回の命
令フェッチを要する。このように、従来では、１命令で
メモリライトとメモリライトとが行なえる命令を用いて
も、１回の論理演算付きデータ転送に２回の命令７エツ
チを必要とする。

一方、同図伽）に示Ｔ本発明の例では、１メモリライト
サイクル中のデータライトの前にデータリードを行なう
ことができるので、命令フェッチは１回で済む。本発明
は、いわゆるス）　ＩＪング命令と組合せた場合に顕著
な効果があり、１回の命令フェッチで多数回のデータ転
送を行なうことができる。したがって、命令フェッチ回
数を大幅に削減できる。すなわち、８１！５図（ｂ）の
例では、１回の命令７エツチの後、メモリリード、メモ
リライト。

ウェイトの各動作の組み合わせを繰り返すことができる
。この際、メモリアドレスは第１図に示したアドレス生
成部により自動的に更新される。

〔発明の効果〕

以上説明したように、本発明によれば、論理演算を伴な
ったデータ転送において、命令フェッチ回数を大幅に削
減することができるので、高速のデータ転送を実現し、
ウィンドウシステム等のグラフィックシステムの性能向
上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来の技術装置のブロック図、第３図は本発明の
システムブロック図、第４図は第１図内の制御レジスタ
の説明図、＠５図は従来の技術と本発明の処理比較のた
めの説明図である０８・・・メモリアクセス制御部　９
・・・データ演算部１０・・・アドレス生成部　８１．
８２・・・制御レジスタ８３・・・シーケンサ　９１１
〜９１４・・・データレジスタ９２・・・論理演算器　
１０１１〜１０１４・・・アドレスレジスタ 第　１　訊 第２図 第　３　図 ８４　図 第　５　図 （α）夜来ｎ及柑

Claims (1)

1. 【特許請求の範囲】 １、少なくともマイクロプロセッサと主メモリと表示用
   メモリとを備え、前記主メモリおよび前記表示用メモリ
   上の１以上の被演算データについて論理演算を行ない、
   該論理演算の演算結果を前記マイクロプロセッサへ読み
   込む、あるいは前記表示メモリへ書き込むデータ処理装
   置におけるメモリアクセス制御装置であつて、 前記１以上の被演算データ間の論理演算を行なうデータ
   演算部と、 前記主メモリおよび前記表示用メモリのアドレスを生成
   するアドレス生成部と、 前記マイクロプロセッサからのメモリアクセス指令を受
   けて、１回のメモリアクセスサイクル中に、前記被演算
   データの読み込みと、前記被演算データについての論理
   演算と、該演算結果の前記マイクロプロセッサまたは前
   記表示用メモリへの出力とを要求する制御信号を、前記
   主メモリ、表示用メモリ、データ演算部およびアドレス
   生成部へ出力するメモリアクセス制御部とを備えること
   を特徴とするメモリアクセス制御装置。 ２、前記メモリアクセス制御部は、前記マイクロプロセ
   ッサからの指令に応じて、前記論理演算に必要な被演算
   データの制御情報を保持する制御レジスタと、該制御レ
   ジスタの内容に従つて前記制御信号を発生する制御手段
   とを備えることを特徴とする請求項１記載のメモリアク
   セス制御装置。 ３、前記アドレス生成部は、前記被演算データのアドレ
   スを指定する少なくとも１つのアドレスレジスタおよび
   前記マイクロプロセッサが出力するアドレスのうち選択
   された１アドレスを出力することを特徴とする請求項１
   記載のメモリアクセス制御装置。 ４、前記データ演算部は、前記演算結果データの特定ビ
   ットを無効とするマスク情報を保持するレジスタを有し
   、前記メモリアドレス制御部は、前記メモリアクセスサ
   イクル中に読み出したデータを前記レジスタに読み込む
   ことを特徴とする請求項１記載のメモリアクセス制御装
   置。