JP3200183B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3200183B2 JP3200183B2 JP21783592A JP21783592A JP3200183B2 JP 3200183 B2 JP3200183 B2 JP 3200183B2 JP 21783592 A JP21783592 A JP 21783592A JP 21783592 A JP21783592 A JP 21783592A JP 3200183 B2 JP3200183 B2 JP 3200183B2
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Description
【０００１】
【産業上の利用分野】本発明は、２つのプロセッサ間で
の、データ転送技術に関する。更に詳しくは、本発明は
ＣＰＵとコプロレッサを持つ、高速処理の可能なデータ
処理装置に関する。
の、データ転送技術に関する。更に詳しくは、本発明は
ＣＰＵとコプロレッサを持つ、高速処理の可能なデータ
処理装置に関する。
【０００２】
【従来の技術】コプロセッサをＣＰＵに接続する方法と
して、従来、２つの方法が採られている。１つは、コプ
ロセッサがＣＰＵと並行にプログラム／データのフェッ
チ及び実行を行うものであり、他の１つは、コプロセッ
サはプログラム／データのフェッチは行わずに、ＣＰＵ
から実行する命令／データを受け取るものである。
して、従来、２つの方法が採られている。１つは、コプ
ロセッサがＣＰＵと並行にプログラム／データのフェッ
チ及び実行を行うものであり、他の１つは、コプロセッ
サはプログラム／データのフェッチは行わずに、ＣＰＵ
から実行する命令／データを受け取るものである。
【０００３】前者は、コプロセッサが常に命令／データ
バスを監視しており、ＣＰＵが命令をフェッチするのと
同時に命令をバスから取り込み、ＣＰＵと全く同じタイ
ミングで命令の解釈を行い、命令がコプロセッサ命令の
時に限り、その命令に従って動作する。もし、その命令
がコプロセッサへのデータのロードであれば、ＣＰＵが
記憶装置からバスにデータを読みだしたときにデータを
コプロセッサの内部へ取り込み、もし、その命令が記憶
装置へのデータのストアであれば、プロセッサがバスを
アクセスするのに同期してバスにデータ出力する。
バスを監視しており、ＣＰＵが命令をフェッチするのと
同時に命令をバスから取り込み、ＣＰＵと全く同じタイ
ミングで命令の解釈を行い、命令がコプロセッサ命令の
時に限り、その命令に従って動作する。もし、その命令
がコプロセッサへのデータのロードであれば、ＣＰＵが
記憶装置からバスにデータを読みだしたときにデータを
コプロセッサの内部へ取り込み、もし、その命令が記憶
装置へのデータのストアであれば、プロセッサがバスを
アクセスするのに同期してバスにデータ出力する。
【０００４】後者は、コプロセッサは命令／データのフ
ェッチは行わずに、ＣＰＵのみがそれを行い、その命令
がコプロセッサ命令である時に、ＣＰＵが命令／データ
をコプロセッサに転送してコプロセッサに命令を実行さ
せるものである。
ェッチは行わずに、ＣＰＵのみがそれを行い、その命令
がコプロセッサ命令である時に、ＣＰＵが命令／データ
をコプロセッサに転送してコプロセッサに命令を実行さ
せるものである。
【０００５】
【発明が解決しようとする課題】前者は、ＣＰＵからコ
プロセッサに命令／データを転送する必要がないため高
速な処理が期待できるが、ＣＰＵが命令キュー、命令／
データ・キャッシュ等の機能をオンチップで持つ場合、
それと同等な機能を持たせる必要があり回路規模が増大
するという欠点がある。
プロセッサに命令／データを転送する必要がないため高
速な処理が期待できるが、ＣＰＵが命令キュー、命令／
データ・キャッシュ等の機能をオンチップで持つ場合、
それと同等な機能を持たせる必要があり回路規模が増大
するという欠点がある。
【０００６】後者では、ＣＰＵとコプロセッサの間で命
令及びデータの転送を行う必要があり、従来のようなシ
ステムバスを使う方法ではその転送時間が問題となって
いた。
令及びデータの転送を行う必要があり、従来のようなシ
ステムバスを使う方法ではその転送時間が問題となって
いた。
【０００７】本発明は、上述の如き問題点を解決するた
めになされたものであり、その目的は、小さい回路規模
でデータの搬送時間を短くすることができるデータ処理
装置を提供することである。
めになされたものであり、その目的は、小さい回路規模
でデータの搬送時間を短くすることができるデータ処理
装置を提供することである。
【０００８】
【課題を解決するための手段】前記問題点を解決する為
に、本発明によるデータ処理装置は、プログラムを構成
する複数の命令を保持する主記憶装置と、システムバス
を介して前記主記憶装置から前記プログラムに従って逐
次命令を読み出す第１のプロセッサと、バンクバスを介
して前記第１のプロセッサとデータの交換を行うバンク
ＲＡＭと、前記バンクバスを介して前記バンクＲＡＭと
データの交換を行う第２のプロセッサを有し、前記主記
憶装置から、前記第１のプロセッサが実行すべき命令が
読み出された場合、前記第１のプロセッサはその実行を
行い、前記第２のプロセッサが実行すべき命令が読み出
された場合、前記第１のプロセッサは、前記バンクＲＡ
Ｍの所定の領域を指し示すポインタ値を、前記第２のプ
ロセッサへ転送すると共に、前記第２のプロセッサが実
行すべき命令とその実行に必要なデータを前記領域に格
納し、前記第２のプロセッサは、前記ポインタ値で示さ
れるアドレスが付された前記命令と前記データを入力し
その実行を行い、その結果を前記領域に格納し、その
後、前記第１のプロセッサは、前記領域から前記結果を
読み出す。
に、本発明によるデータ処理装置は、プログラムを構成
する複数の命令を保持する主記憶装置と、システムバス
を介して前記主記憶装置から前記プログラムに従って逐
次命令を読み出す第１のプロセッサと、バンクバスを介
して前記第１のプロセッサとデータの交換を行うバンク
ＲＡＭと、前記バンクバスを介して前記バンクＲＡＭと
データの交換を行う第２のプロセッサを有し、前記主記
憶装置から、前記第１のプロセッサが実行すべき命令が
読み出された場合、前記第１のプロセッサはその実行を
行い、前記第２のプロセッサが実行すべき命令が読み出
された場合、前記第１のプロセッサは、前記バンクＲＡ
Ｍの所定の領域を指し示すポインタ値を、前記第２のプ
ロセッサへ転送すると共に、前記第２のプロセッサが実
行すべき命令とその実行に必要なデータを前記領域に格
納し、前記第２のプロセッサは、前記ポインタ値で示さ
れるアドレスが付された前記命令と前記データを入力し
その実行を行い、その結果を前記領域に格納し、その
後、前記第１のプロセッサは、前記領域から前記結果を
読み出す。
【０００９】
【作用】上述の如く構成すれば、第一のプロセッサはバ
ンクバスを介して、第２のプロセッサにポインタ値を渡
し、次の命令の処理に入ることが出来る。一方、第２の
プロセッサは、ポインタ値を参照し、適宜自分の処理す
べき命令と必要なデータを入力することが出来る。従っ
て、両方のプロセッサは、効果的に命令の実行を行なう
ことが出来る。
ンクバスを介して、第２のプロセッサにポインタ値を渡
し、次の命令の処理に入ることが出来る。一方、第２の
プロセッサは、ポインタ値を参照し、適宜自分の処理す
べき命令と必要なデータを入力することが出来る。従っ
て、両方のプロセッサは、効果的に命令の実行を行なう
ことが出来る。
【００１０】
【実施例】図１を参照して、本発明の第１の実施例とし
ての、データ処理装置を説明する。
ての、データ処理装置を説明する。
【００１１】ここでは、説明を簡単にする為に、ホスト
プロセッサとしてのＣＰＵ一個に、スレーブプロセッサ
としてのＣＯＰ２が一個が接続されているものを説明す
る。ＣＯＰ２は、普通コプロセッサと呼ばれ、用途に応
じてＣＰＵ１の機能を補充するものである。その例とし
ては、フローティングポイント計算用プロセッサやＤＳ
Ｐ（デジタルシグナルプロセッサ）等がある。ＣＰＵ１
とＣＯＰ２は、バンクバスＢ−ＢＵＳを介して、バンク
ＲＡＭ（ＢＭ）に接続されている。この実施例では、Ｃ
ＰＵ１のみがシステムバスＳ−ＢＵＳを介して主記憶装
置ＭＭに接続されており、コプロセッサＣＯＰ２はシス
テムバスＳ−ＢＵＳには、直接接続されていない。ここ
で、主記憶装置ＭＭは通常の大容量ＤＲＡＭで構成され
ているが、バンクＲＡＭは高速のメモリ、例えばＳＲＡ
Ｍで構成されている。一方、バンクバスＢ−ＢＵＳのバ
ス幅は、システムバスＳ−ＢＵＳのバス幅と同じかそれ
よりも大きくなっている。この構成によって、ＣＰＵ１
はコプロセッサＣＯＰ２と、バンクバスＢ−ＢＵＳを介
して、システムバスＳ−ＢＵＳによる場合よりも高速に
データの交換を行うことが出来る。
プロセッサとしてのＣＰＵ一個に、スレーブプロセッサ
としてのＣＯＰ２が一個が接続されているものを説明す
る。ＣＯＰ２は、普通コプロセッサと呼ばれ、用途に応
じてＣＰＵ１の機能を補充するものである。その例とし
ては、フローティングポイント計算用プロセッサやＤＳ
Ｐ（デジタルシグナルプロセッサ）等がある。ＣＰＵ１
とＣＯＰ２は、バンクバスＢ−ＢＵＳを介して、バンク
ＲＡＭ（ＢＭ）に接続されている。この実施例では、Ｃ
ＰＵ１のみがシステムバスＳ−ＢＵＳを介して主記憶装
置ＭＭに接続されており、コプロセッサＣＯＰ２はシス
テムバスＳ−ＢＵＳには、直接接続されていない。ここ
で、主記憶装置ＭＭは通常の大容量ＤＲＡＭで構成され
ているが、バンクＲＡＭは高速のメモリ、例えばＳＲＡ
Ｍで構成されている。一方、バンクバスＢ−ＢＵＳのバ
ス幅は、システムバスＳ−ＢＵＳのバス幅と同じかそれ
よりも大きくなっている。この構成によって、ＣＰＵ１
はコプロセッサＣＯＰ２と、バンクバスＢ−ＢＵＳを介
して、システムバスＳ−ＢＵＳによる場合よりも高速に
データの交換を行うことが出来る。
【００１２】ＣＰＵ１は、システムバスインターフェイ
スＳＩＵ１と、命令フェッチユニットＩＦＵ１と、命令
レジスタＩＲ１と、レジスタＲＥＧ１と、演算実行部Ｅ
ＸＵ１と、制御部ＥＣＵ１と、バンクポインタＣＰ１
と、バンクバスインターフェイスＢＩＵ１を有する。シ
ステムバスインターフェイスＳＩＵ１は、システムバス
Ｓ−ＢＵＳに出力するアドレスを保持するレジスタを備
え、システムバスとＣＰＵ１間のデータやアドレスの交
換を行う。命令フェッチユニットＩＦＵ１は、読み出す
べき命令のアドレスを計算する手段とプログラムカウン
ターを備え、システムバスインターフェイスＳＩＵ１を
介して主記憶装置ＭＭから命令レジスタＩＲ１への命令
のフェッチを行う。レジスタＲＥＧ１は、演算の実行に
必要なデータを一次格納する。制御部ＥＸＵ１は演算実
行部ＥＣＵ１を制御して、命令レジスタＩＲ１に格納さ
れた命令の実行を行う。ポインタＣＰ１には、レジスタ
ＲＥＧ１の内容を保持するバンクＲＡＭの領域を示す情
報、例えばその領域の先頭アドレスが格納されている。
バンクバスインターフェイスＢＩＵ１は、制御部ＥＣＵ
の指示に従って、バンクバスＢ−ＢＵＳを介して、レジ
スタＲＥＧ１の内容をバンクポインタＣＰ１で示される
バンクＲＡＭの領域へ書き込んだりする。
スＳＩＵ１と、命令フェッチユニットＩＦＵ１と、命令
レジスタＩＲ１と、レジスタＲＥＧ１と、演算実行部Ｅ
ＸＵ１と、制御部ＥＣＵ１と、バンクポインタＣＰ１
と、バンクバスインターフェイスＢＩＵ１を有する。シ
ステムバスインターフェイスＳＩＵ１は、システムバス
Ｓ−ＢＵＳに出力するアドレスを保持するレジスタを備
え、システムバスとＣＰＵ１間のデータやアドレスの交
換を行う。命令フェッチユニットＩＦＵ１は、読み出す
べき命令のアドレスを計算する手段とプログラムカウン
ターを備え、システムバスインターフェイスＳＩＵ１を
介して主記憶装置ＭＭから命令レジスタＩＲ１への命令
のフェッチを行う。レジスタＲＥＧ１は、演算の実行に
必要なデータを一次格納する。制御部ＥＸＵ１は演算実
行部ＥＣＵ１を制御して、命令レジスタＩＲ１に格納さ
れた命令の実行を行う。ポインタＣＰ１には、レジスタ
ＲＥＧ１の内容を保持するバンクＲＡＭの領域を示す情
報、例えばその領域の先頭アドレスが格納されている。
バンクバスインターフェイスＢＩＵ１は、制御部ＥＣＵ
の指示に従って、バンクバスＢ−ＢＵＳを介して、レジ
スタＲＥＧ１の内容をバンクポインタＣＰ１で示される
バンクＲＡＭの領域へ書き込んだりする。
【００１３】一方、コプロセッサＣＯＰ２は、命令レジ
スタＩＲ２と、レジスタＲＥＧ２と、演算実行部ＥＸＵ
２と、制御部ＥＣＵ２と、ポインタＣＰ２と、バンクバ
スインターフェイスＢＩＵ２を有する。ポインタＣＰ２
は、ＣＰ１に対応して、演算に必要なデータが格納され
たバンクＲＡＭの領域を示す。レジスタＲＥＧ２は、演
算の実行に必要なデータを一次保持する。制御部ＥＸＵ
２は演算実行部ＥＣＵ２を制御して、命令レジスタＩＲ
２に格納された命令の実行を行う。バンクバスインター
フェイスＢＩＵ２は、制御部ＥＣＵの指示に従って、バ
ンクバスＢ−ＢＵＳとのデータの交換を行う。
スタＩＲ２と、レジスタＲＥＧ２と、演算実行部ＥＸＵ
２と、制御部ＥＣＵ２と、ポインタＣＰ２と、バンクバ
スインターフェイスＢＩＵ２を有する。ポインタＣＰ２
は、ＣＰ１に対応して、演算に必要なデータが格納され
たバンクＲＡＭの領域を示す。レジスタＲＥＧ２は、演
算の実行に必要なデータを一次保持する。制御部ＥＸＵ
２は演算実行部ＥＣＵ２を制御して、命令レジスタＩＲ
２に格納された命令の実行を行う。バンクバスインター
フェイスＢＩＵ２は、制御部ＥＣＵの指示に従って、バ
ンクバスＢ−ＢＵＳとのデータの交換を行う。
【００１４】次に、この処理装置の動作を説明する。シ
ステムバスインターフェイスＳＩＵ１を介して、主記憶
装置ＭＭから取り込まれた命令は、順にＩＲ１及びＩＦ
Ｕ１に転送される。ＣＰＵ１自身で実行すべき命令が取
り込まれた場合、レジスタＲＥＧ１又は主記憶装置ＭＭ
からデータを、実行部ＥＸＵ１に転送して演算の実行を
行う。演算結果は、内部バスを介してレジスタＲＥＧ１
へ、又はシステムバスＳＩＵ１を介して主記憶装置ＭＭ
へ転送される。取り込まれた命令がコプロセッサＣＯＰ
２で実行されるべき命令である場合は、演算に必要なデ
ータはレジスタＲＥＧ１にセットされる。即ち、そのデ
ータが主記憶装置ＭＭにあれば、予めシステムバスＳＩ
Ｕ１を介してレジスタＲＥＧ１に転送しておく。そし
て、制御部ＥＣＵ１は、制御部ＥＣＵ２から供給される
ＣＯＰ２が演算実行中であるか否かを示す状態信号（Ｃ
ｏｓｔａｔｅ）をチェックし、Ｂｐｌａｔｃｈ信号をＢ
ＩＵ２に送ると共に、ポインタＣＰ１の内容をＢ−ＢＵ
Ｓを介してＣＯＰ２に転送する。ＣＯＰ２はこのＢｐｌ
ａｔｃｈ信号に同期して、ポインタＣＰ１の内容をＣＰ
２に取り込む。そして、レジスタＲＥＧ１に格納された
データ及び対応する命令を、ポインタＣＰ１で示される
バンクＲＡＭの領域へＢ−ＢＵＳを介して転送する。一
方、ＣＯＰ２は、Ｂ−ＢＵＳに出力されているアドレス
とポインタＣＰ２の内容を比較しながら、一致する場合
にこれらの命令とデータを、ＩＲ２とＲＥＧ２に取り込
む。その後、ＣＰＵ１はＣＯＰ２へＳｔａｒｔ信号を出
力し次の命令に進み、ＣＯＰ２はこのＳｔａｒｔ信号を
受け、ＩＲ２とＲＥＧ２の内容に従って、ＣＰＵ１から
転送された命令の実行を行う。ＣＯＰ２で命令の実行が
行われている間は、Ｃｏｓｔａｔｅ信号によって、命令
実行中であることがＣＰＵ１に示される。ＣＯＰ２での
演算が終了すると、結果はＢＩＵ２によって、ＣＰ２で
示されるバンクＲＡＭの領域に格納され、Ｃｏｓｔａｔ
ｅ信号が非実行中の状態に戻る。ＣＰＵ１は、このＣｏ
ｓｔａｔｅ信号の変化によって、ＣＯＰ２での演算が終
了したことを検知し、バンクＲＡＭから演算結果を読み
込む。
ステムバスインターフェイスＳＩＵ１を介して、主記憶
装置ＭＭから取り込まれた命令は、順にＩＲ１及びＩＦ
Ｕ１に転送される。ＣＰＵ１自身で実行すべき命令が取
り込まれた場合、レジスタＲＥＧ１又は主記憶装置ＭＭ
からデータを、実行部ＥＸＵ１に転送して演算の実行を
行う。演算結果は、内部バスを介してレジスタＲＥＧ１
へ、又はシステムバスＳＩＵ１を介して主記憶装置ＭＭ
へ転送される。取り込まれた命令がコプロセッサＣＯＰ
２で実行されるべき命令である場合は、演算に必要なデ
ータはレジスタＲＥＧ１にセットされる。即ち、そのデ
ータが主記憶装置ＭＭにあれば、予めシステムバスＳＩ
Ｕ１を介してレジスタＲＥＧ１に転送しておく。そし
て、制御部ＥＣＵ１は、制御部ＥＣＵ２から供給される
ＣＯＰ２が演算実行中であるか否かを示す状態信号（Ｃ
ｏｓｔａｔｅ）をチェックし、Ｂｐｌａｔｃｈ信号をＢ
ＩＵ２に送ると共に、ポインタＣＰ１の内容をＢ−ＢＵ
Ｓを介してＣＯＰ２に転送する。ＣＯＰ２はこのＢｐｌ
ａｔｃｈ信号に同期して、ポインタＣＰ１の内容をＣＰ
２に取り込む。そして、レジスタＲＥＧ１に格納された
データ及び対応する命令を、ポインタＣＰ１で示される
バンクＲＡＭの領域へＢ−ＢＵＳを介して転送する。一
方、ＣＯＰ２は、Ｂ−ＢＵＳに出力されているアドレス
とポインタＣＰ２の内容を比較しながら、一致する場合
にこれらの命令とデータを、ＩＲ２とＲＥＧ２に取り込
む。その後、ＣＰＵ１はＣＯＰ２へＳｔａｒｔ信号を出
力し次の命令に進み、ＣＯＰ２はこのＳｔａｒｔ信号を
受け、ＩＲ２とＲＥＧ２の内容に従って、ＣＰＵ１から
転送された命令の実行を行う。ＣＯＰ２で命令の実行が
行われている間は、Ｃｏｓｔａｔｅ信号によって、命令
実行中であることがＣＰＵ１に示される。ＣＯＰ２での
演算が終了すると、結果はＢＩＵ２によって、ＣＰ２で
示されるバンクＲＡＭの領域に格納され、Ｃｏｓｔａｔ
ｅ信号が非実行中の状態に戻る。ＣＰＵ１は、このＣｏ
ｓｔａｔｅ信号の変化によって、ＣＯＰ２での演算が終
了したことを検知し、バンクＲＡＭから演算結果を読み
込む。
【００１５】尚、ここでは、ＣＯＰ２での演算結果は、
バンクＲＡＭに退避させているが、演算終了がＣｏｓｔ
ａｔｅ信号の変化で検知された後に、ＣＰＵ１によって
ＣＯＰ２から直接演算結果を読み込んでもよい。この場
合、ＢＩＵ２の構成が簡単になる反面、ＣＯＰ２の演算
が終了してもＣＰＵ１で他の演算が実行されていると、
ＣＯＰ２で他の処理を行うことが出来ないという不利益
がある。
バンクＲＡＭに退避させているが、演算終了がＣｏｓｔ
ａｔｅ信号の変化で検知された後に、ＣＰＵ１によって
ＣＯＰ２から直接演算結果を読み込んでもよい。この場
合、ＢＩＵ２の構成が簡単になる反面、ＣＯＰ２の演算
が終了してもＣＰＵ１で他の演算が実行されていると、
ＣＯＰ２で他の処理を行うことが出来ないという不利益
がある。
【００１６】又、バンクバス上に、ＣＰ２で示される領
域への読みだし命令が生じた場合、バンクＲＡＭからで
はなく、ＣＯＰ２のレジスタＲＥＧ２からデータを出力
する様にしても良い。
域への読みだし命令が生じた場合、バンクＲＡＭからで
はなく、ＣＯＰ２のレジスタＲＥＧ２からデータを出力
する様にしても良い。
【００１７】次に図２を参照して、本発明の第２の実施
例としての、データ処理装置を説明する。
例としての、データ処理装置を説明する。
【００１８】第１の実施例との違いは、ポインタＣＰ２
が複数個、キュー構造（ＣＰ２−１，ＣＰ２−２，ＣＰ
２−３）をなして設けられている点である。その他は、
第１の実施例と実質的に同じであるので、説明を省略す
る。
が複数個、キュー構造（ＣＰ２−１，ＣＰ２−２，ＣＰ
２−３）をなして設けられている点である。その他は、
第１の実施例と実質的に同じであるので、説明を省略す
る。
【００１９】すなわち、ＣＯＰ２でＣＰ２−３に対応す
る演算が実行中であっても、Ｂｌａｔｃｈ信号に同期し
て、別の命令に対応するＣＰ１の内容がＣＰ２−２又は
ＣＰ２−３に格納される。この実施例では、ＣＯＰ２
は、最大３つのポインタ値を保持することができる。Ｃ
Ｐ２−３に対応する演算が終了し結果をバンクＲＡＭの
指定領域に格納すると、ＣＰ２−２の内容がＣＰ２−３
へ、ＣＰ２−１の内容がＣＰ２−２へ、夫々転送され、
続いて更新されたＣＰ２−３で示されるバンクＲＡＭの
領域に記憶されている命令の実行がなされる。ここで、
演算結果のオーバーフロー等のエラーが起こった場合、
ＣＯＰ２はポインタＣＰ２−１，ＣＰ２−２，ＣＰ２−
３の内容を全て無効にする。この実施例の場合、演算実
行中を示すＣｏｓｔａｔｅ信号に代わって、キュー構造
のポインタＣＰ２−１，ＣＰ２−２，ＣＰ２−３が満杯
であるか否かを示すＳｔａｔｅ信号がＣＯＰ２からＣＰ
Ｕ１に送られる。満杯でなければ、Ｂｐｌａｔｃｈ信号
を出力し、ＣＰ１の値をＣＯＰ２に転送する。
る演算が実行中であっても、Ｂｌａｔｃｈ信号に同期し
て、別の命令に対応するＣＰ１の内容がＣＰ２−２又は
ＣＰ２−３に格納される。この実施例では、ＣＯＰ２
は、最大３つのポインタ値を保持することができる。Ｃ
Ｐ２−３に対応する演算が終了し結果をバンクＲＡＭの
指定領域に格納すると、ＣＰ２−２の内容がＣＰ２−３
へ、ＣＰ２−１の内容がＣＰ２−２へ、夫々転送され、
続いて更新されたＣＰ２−３で示されるバンクＲＡＭの
領域に記憶されている命令の実行がなされる。ここで、
演算結果のオーバーフロー等のエラーが起こった場合、
ＣＯＰ２はポインタＣＰ２−１，ＣＰ２−２，ＣＰ２−
３の内容を全て無効にする。この実施例の場合、演算実
行中を示すＣｏｓｔａｔｅ信号に代わって、キュー構造
のポインタＣＰ２−１，ＣＰ２−２，ＣＰ２−３が満杯
であるか否かを示すＳｔａｔｅ信号がＣＯＰ２からＣＰ
Ｕ１に送られる。満杯でなければ、Ｂｐｌａｔｃｈ信号
を出力し、ＣＰ１の値をＣＯＰ２に転送する。
【００２０】尚、ＣＯＰ２内のポインタＣＰ２をキュー
構造とする代わりに、バンクＲＡＭ内の命令とデータの
配列をキュー構造にしても、同様の効果が得られる。こ
の場合ＣＯＰ２は命令及びデータと共に次命令のポイン
タ値も一度の処理で読み出し一つのＣＰ２のポインタ値
を更新する。
構造とする代わりに、バンクＲＡＭ内の命令とデータの
配列をキュー構造にしても、同様の効果が得られる。こ
の場合ＣＯＰ２は命令及びデータと共に次命令のポイン
タ値も一度の処理で読み出し一つのＣＰ２のポインタ値
を更新する。
【００２１】次に図３を参照して、本発明の第３の実施
例としての、データ処理装置を説明する。
例としての、データ処理装置を説明する。
【００２２】第１の実施例との違いは、ＣＰＵ１からＣ
ＯＰ２へのＳｔａｒｔ信号を削除した点である。この場
合、ＣＰ２へデータが書かれた事が、演算実行の開始と
判断される。その他は、第１の実施例と実質的に同じで
あるので、説明を省略する。
ＯＰ２へのＳｔａｒｔ信号を削除した点である。この場
合、ＣＰ２へデータが書かれた事が、演算実行の開始と
判断される。その他は、第１の実施例と実質的に同じで
あるので、説明を省略する。
【００２３】次に図４を参照して、本発明の第４の実施
例としての、データ処理装置を説明する。
例としての、データ処理装置を説明する。
【００２４】第１の実施例との違いは、Ｂｐｌａｔｃｈ
信号を削除し、代わりにＣＯＰ２をＳ−ＢＵＳと直接に
接続した点である。この場合、ＣＰ２は主記憶装置ＭＭ
にマッピングされ、ＣＰＵ１の内容はＳ−ＢＵＳを介し
てＣＰ２へ書き込まれる。その他は、第１の実施例と実
質的に同じであるので、説明を省略する。
信号を削除し、代わりにＣＯＰ２をＳ−ＢＵＳと直接に
接続した点である。この場合、ＣＰ２は主記憶装置ＭＭ
にマッピングされ、ＣＰＵ１の内容はＳ−ＢＵＳを介し
てＣＰ２へ書き込まれる。その他は、第１の実施例と実
質的に同じであるので、説明を省略する。
【００２５】次に図５を参照して、本発明の第５の実施
例としての、データ処理装置を説明する。
例としての、データ処理装置を説明する。
【００２６】第４の実施例との違いは、ＣＰ２のマッピ
ングが主記憶装置ＭＭではなく、バンクＲＡＭ上になさ
れていることと、第３の実施例と同様にＳｔａｒｔ信号
を削除した点である。従って、ＣＯＰ２はＳ−ＢＵＳと
直接接続されていない。その他は、第４の実施例と実質
的に同じであるので、説明は省略する。
ングが主記憶装置ＭＭではなく、バンクＲＡＭ上になさ
れていることと、第３の実施例と同様にＳｔａｒｔ信号
を削除した点である。従って、ＣＯＰ２はＳ−ＢＵＳと
直接接続されていない。その他は、第４の実施例と実質
的に同じであるので、説明は省略する。
【００２７】次に図６を参照して、本発明の第６の実施
例としての、データ処理装置を説明する。
例としての、データ処理装置を説明する。
【００２８】第１の実施例との違いは、ＣＯＰ２が、Ｃ
ＰＵ１と同様に、システムバスインターフェイスＳＩＵ
２と、命令フェッチユニットＩＦＵ２と、命令レジスタ
ＩＲ２と、レジスタＲＥＧ２と、演算実行部ＥＸＵ２
と、制御部ＥＣＵ２と、バンクポインタＢＰ２と、バン
クバスインターフェイスＢＩＵ２とからなっていること
である。これによって、ＣＯＰ２は、ＣＰＵ１と同時に
主記憶装置ＭＭから命令を読みだし、その命令がＣＯＰ
２の実行すべき命令の場合のみ命令の実行を行う。その
際、ＣＰＵ１はＣＯＰ２のＣＰ２にポインタ値をセット
し、ＣＯＰ２が演算結果をバンクＲＡＭの指定の領域に
格納した後に、それを呼び出す。この場合は、ＣＰＵ１
がマスター、ＣＯＰ２がスレイブとなるが、ＣＰＵ１と
ＣＯＰ２の夫々が、マスター／スレイブの両方の機能を
持つ様にしても良い。その他は、第１の実施例と実質的
に同じであるので、説明を省略する。
ＰＵ１と同様に、システムバスインターフェイスＳＩＵ
２と、命令フェッチユニットＩＦＵ２と、命令レジスタ
ＩＲ２と、レジスタＲＥＧ２と、演算実行部ＥＸＵ２
と、制御部ＥＣＵ２と、バンクポインタＢＰ２と、バン
クバスインターフェイスＢＩＵ２とからなっていること
である。これによって、ＣＯＰ２は、ＣＰＵ１と同時に
主記憶装置ＭＭから命令を読みだし、その命令がＣＯＰ
２の実行すべき命令の場合のみ命令の実行を行う。その
際、ＣＰＵ１はＣＯＰ２のＣＰ２にポインタ値をセット
し、ＣＯＰ２が演算結果をバンクＲＡＭの指定の領域に
格納した後に、それを呼び出す。この場合は、ＣＰＵ１
がマスター、ＣＯＰ２がスレイブとなるが、ＣＰＵ１と
ＣＯＰ２の夫々が、マスター／スレイブの両方の機能を
持つ様にしても良い。その他は、第１の実施例と実質的
に同じであるので、説明を省略する。
【００２９】以上、好ましい実施例の幾つかを説明した
が、本発明はこれらに限定されることはなく、多くの態
様を持つものである。例えば、実施例では、１つのＣＰ
Ｕに１つのＣＯＰが接続されているが、一般に同一のＣ
ＯＰに複数のＣＰＵが接続されることも多く、又１つの
ＣＰＵが複数のＣＯＰを持つこともある。これらの場合
も、本発明は適用可能である。
が、本発明はこれらに限定されることはなく、多くの態
様を持つものである。例えば、実施例では、１つのＣＰ
Ｕに１つのＣＯＰが接続されているが、一般に同一のＣ
ＯＰに複数のＣＰＵが接続されることも多く、又１つの
ＣＰＵが複数のＣＯＰを持つこともある。これらの場合
も、本発明は適用可能である。
【００３０】
【発明の効果】内部レジスタの専用記憶装置への退避／
復帰の為の専用バスのバス速度をシステムバスのそれよ
りも高速にすることにより、システムバスを使ってデー
タの転送をするものに比べて転送時間が短くなる。この
バスがシステムバスと同程度のバス速度しかないもので
も、システムバスの混雑を緩和する事になるため、シス
テムの性能は向上する。ＣＰＵ及びコプロセッサが複数
接続されたシステムでは、ＣＰＵはコプロセッサ演算に
必要なデータを専用記憶装置へ退避して、そのポインタ
値のみをコプロセッサに渡した後に次の命令へ進む事が
できるので、システムとしてのスループットが向上す
る。
復帰の為の専用バスのバス速度をシステムバスのそれよ
りも高速にすることにより、システムバスを使ってデー
タの転送をするものに比べて転送時間が短くなる。この
バスがシステムバスと同程度のバス速度しかないもので
も、システムバスの混雑を緩和する事になるため、シス
テムの性能は向上する。ＣＰＵ及びコプロセッサが複数
接続されたシステムでは、ＣＰＵはコプロセッサ演算に
必要なデータを専用記憶装置へ退避して、そのポインタ
値のみをコプロセッサに渡した後に次の命令へ進む事が
できるので、システムとしてのスループットが向上す
る。
【図１】本発明の第１の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
【図２】本発明の第２の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
【図３】本発明の第３の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
【図４】本発明の第４の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
【図５】本発明の第５の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
【図６】本発明の第６の実施例によるデータ処理装置を
示すブロックダイアグラム。
示すブロックダイアグラム。
ＣＰＵ１ ホストプロセッサ ＣＰＵ２ スレーブプロセッサ Ｂ−ＢＵＳ バンクバス ＢＭ バンクＲＡＭ Ｓ−ＢＵＳ システムバス ＳＩＵ１ システムバスインターフェイス ＩＦＵ１ 命令フェッチユニット ＩＲ１，ＩＲ２ 命令レジスタ ＲＥＧ１，ＲＥＧ２ レジスタ ＥＸＵ１，ＥＸＵ２ 演算実行部 ＥＣＵ１，ＥＣＵ２ 制御部 ＢＩＵ１，ＢＩＵ２ バンクバスインターフェイス ＣＰ１ バンクポインタ ＣＰ２ ポインタ
フロントページの続き (56)参考文献 特開 平２−32452（ＪＰ，Ａ) 特開 平１−243167（ＪＰ，Ａ) 特開 平４−47437（ＪＰ，Ａ) 特開 昭63−65528（ＪＰ，Ａ) 特開 平１−109466（ＪＰ，Ａ) 特開 平５−128164（ＪＰ，Ａ) 特開 平５−108590（ＪＰ，Ａ) 特開 平２−300841（ＪＰ，Ａ) 特開 平１−197867（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38 G06F 15/16 - 15/177
Claims (9)
- 【請求項１】 プログラムを構成する複数の命令を保持
する主記憶装置と、第１のバスを介して前記主記憶装置
から前記プログラムに従って逐次命令を読み出す第１の
プロセッサと、第２のバスを介して前記第１のプロセッ
サとデータの交換を行うバンクＲＡＭと、前記第２のバ
スを介して前記バンクＲＡＭとデータの交換を行う第２
のプロセッサを有し、前記主記憶装置から、前記第１の
プロセッサが実行すべき命令が読み出された場合、前記
第１のプロセッサはその実行を行い、前記第２のプロセ
ッサが実行すべき命令が読み出された場合、前記第１の
プロセッサは、前記バンクＲＡＭの所定の領域を指し示
すポインタ値を、前記第２のプロセッサへ転送すると共
に、前記第２のプロセッサが実行すべき命令とその実行
に必要なデータとを前記バンクＲＡＭの所定の領域に書
き込み、前記第２のプロセッサは、前記ポインタ値で示
されるアドレスが付された前記命令と前記データとをと
り込み、その実行を行い、その結果を前記領域に書き込
み、その後、 前記第１のプロセッサは、前記領域から
前記結果を読み出すことを特徴とするデータ処理装置。 - 【請求項２】 前記第１のプロセッサは、前記命令を保
持する第１の命令レジスタと、前記プログラムに従って
前記主記憶装置から逐次命令を読み出し前記第１の命令
レジスタに書き込む第１の命令フェッチ手段と、演算デ
ータを保持する第１のデータレジスタと、前記命令と前
記演算データを転送すべき前記バンクＲＡＭの領域を示
す第１のポインタと、命令の実行を行う第１の実行部
と、前記第１の実行部での命令の実行を制御する第１の
制御部と、前記第１のバスを介して前記主記憶装置との
入出力を行う第１のバスインターフェイスと、前記第２
のバスを介して前記バンクＲＡＭとの入出力を行う第２
のバスインターフェイスとを備えたことを特徴とする請
求項１に記載のデータ処理装置。 - 【請求項３】 前記第２のプロセッサは、前記領域を示
す第２のポインタと、 演算データを保持する第２のデ
ータレジスタと、命令の実行を行う第２の実行部と、前
記第２の実行部での命令の実行を制御する第２の制御部
と、前記第２のバスを介して前記バンクＲＡＭとの入出
力を行う第３のバスインターフェイスとを備えたことを
特徴とする請求項２に記載のデータ処理装置。 - 【請求項４】 前記主記憶装置から、前記第２のプロセ
ッサが実行すべき命令が読み出された場合、前記第１の
ポインタから前記第２のポインタへ、前記バンクＲＡＭ
の所定の領域を示す情報が、前記第２のバスを介して転
送されることを特徴とする請求項３に記載のデータ処理
装置。 - 【請求項５】 前記第２のポインタは、キュー構成をな
す複数のポインタであることを特徴とする請求項３に記
載のデータ処理装置。 - 【請求項６】 前記第１のプロセッサと前記第２のプロ
セッサは、第１の信号線で接続されており、この第１の
信号線を介して、前記第１のプロセッサから前記第２の
プロセッサへ演算実行の開始を指示する信号が送られる
ことを特徴とする請求項３に記載のデータ処理装置。 - 【請求項７】 前記第１のプロセッサと前記第２のプロ
セッサは、第２の信号線で接続されており、この第２の
信号線を介して、前記第２のプロセッサから前記第１の
プロセッサへ演算の終了を示す信号が送られることを特
徴とする請求項３に記載のデータ処理装置。 - 【請求項８】 前記第２のバスのバス幅は、前記第１の
バスのバス幅と同じか大きくなっていることを特徴とす
る請求項２に記載のデータ処理装置。 - 【請求項９】 前記第２のプロセッサは、更にシステム
バスに接続された第４のバスインターフェイスと、第２
の命令フェッチ手段を備えていることを特徴とする請求
項３に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21783592A JP3200183B2 (ja) | 1992-08-17 | 1992-08-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21783592A JP3200183B2 (ja) | 1992-08-17 | 1992-08-17 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667886A JPH0667886A (ja) | 1994-03-11 |
| JP3200183B2 true JP3200183B2 (ja) | 2001-08-20 |
Family
ID=16710500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21783592A Expired - Fee Related JP3200183B2 (ja) | 1992-08-17 | 1992-08-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200183B2 (ja) |
-
1992
- 1992-08-17 JP JP21783592A patent/JP3200183B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0667886A (ja) | 1994-03-11 |
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