JP2928036B2 - 論理半導体集積回路 - Google Patents
論理半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は論理半導体集積回路に関
し、特に外部のホストとして動作する中央演算処理装置
（以下ＣＰＵと略す）に接続されて、インタフェース回
路を形成する論理半導体集積回路に関する。
し、特に外部のホストとして動作する中央演算処理装置
（以下ＣＰＵと略す）に接続されて、インタフェース回
路を形成する論理半導体集積回路に関する。
【０００２】
【従来の技術】図３に示した従来例の外部の回路に半導
体装置からデータを出力するブロック図は、半導体装置
から外部の回路へのデータ出力が可能かどうかを示す読
み出し許可フラグ１８をステータスレジスタ１７ａ内に
持つ。
体装置からデータを出力するブロック図は、半導体装置
から外部の回路へのデータ出力が可能かどうかを示す読
み出し許可フラグ１８をステータスレジスタ１７ａ内に
持つ。
【０００３】この読み出し許可フラグ１８は具体的には
半導体装置がデータ出力用のデータレジスタ２ｏに値を
設定した場合に、半導体装置内のインタフェース回路が
セットする。
半導体装置がデータ出力用のデータレジスタ２ｏに値を
設定した場合に、半導体装置内のインタフェース回路が
セットする。
【０００４】半導体装置が外部の回路にデータの出力を
行う場合に外部にあるホストのＣＰＵは、まずアドレス
入力端子２０にステータスレジスタ１７ａ用のアドレス
を入力した状態でチップセレクト端子９とリードストロ
ーブ端子１０ＲＳＩをアクティブとして、半導体装置内
部のステータスレジスタ１７ａの内容を読み出す。
行う場合に外部にあるホストのＣＰＵは、まずアドレス
入力端子２０にステータスレジスタ１７ａ用のアドレス
を入力した状態でチップセレクト端子９とリードストロ
ーブ端子１０ＲＳＩをアクティブとして、半導体装置内
部のステータスレジスタ１７ａの内容を読み出す。
【０００５】次にホストのＣＰＵ内のプログラムによっ
て、読み出されたステータスレジスタ１７ａに含まれる
許可フラグ１８の値をテストし、半導体装置がデータ出
力不可能な状態にあればステータスリードを繰り返え
す。
て、読み出されたステータスレジスタ１７ａに含まれる
許可フラグ１８の値をテストし、半導体装置がデータ出
力不可能な状態にあればステータスリードを繰り返え
す。
【０００６】データが出力可能な状態にあればデータ出
力用のデータレジスタ２ｏを示すアドレスをアドレス入
力端子２０に入力した状態で、チップセレクト端子９と
リードストローブ端子１０ＲＳＩをアクティブとして、
データ出力用のデータレジスタ２ｏの値を読み出し、半
導体装置からの出力データをデータ出力端子８ｏを介し
て外部のホストのＣＰＵに転送する。
力用のデータレジスタ２ｏを示すアドレスをアドレス入
力端子２０に入力した状態で、チップセレクト端子９と
リードストローブ端子１０ＲＳＩをアクティブとして、
データ出力用のデータレジスタ２ｏの値を読み出し、半
導体装置からの出力データをデータ出力端子８ｏを介し
て外部のホストのＣＰＵに転送する。
【０００７】図４に示した他の従来例の外部の回路から
半導体装置にデータを入力するブロック図は、外部の回
路から半導体装置へのデータ入力が可能かどうかを示す
許可フラグ２１をステータスレジスタ１７ｂ内に持つ。
半導体装置にデータを入力するブロック図は、外部の回
路から半導体装置へのデータ入力が可能かどうかを示す
許可フラグ２１をステータスレジスタ１７ｂ内に持つ。
【０００８】この許可フラグ２１は具体的には半導体装
置がデータ入力用のデータレジスタ２ｉの値をその内部
に読み出した場合に、半導体装置内のインタフェース回
路がセットする。
置がデータ入力用のデータレジスタ２ｉの値をその内部
に読み出した場合に、半導体装置内のインタフェース回
路がセットする。
【０００９】外部の回路から半導体装置へのデータ入力
を行う場合に外部にあるホストＣＰＵは、まずアドレス
入力端子２０にステータスレジスタ１７用のアドレスを
入力した状態でチップセレクト端子９とライトストロー
ブ端子１０ＷＳＩをアクティブとすることで、半導体装
置内のステータスレジスタ１７ｂの内容を読み出す。
を行う場合に外部にあるホストＣＰＵは、まずアドレス
入力端子２０にステータスレジスタ１７用のアドレスを
入力した状態でチップセレクト端子９とライトストロー
ブ端子１０ＷＳＩをアクティブとすることで、半導体装
置内のステータスレジスタ１７ｂの内容を読み出す。
【００１０】次いでホストのＣＰＵ内部のプログラムに
より読み出されたステータスレジスタ１７ｂに含まれる
許可フラグ２１の値をテストし、半導体装置がデータ入
力不可能な状態にあればステータスリードを繰り返え
す。
より読み出されたステータスレジスタ１７ｂに含まれる
許可フラグ２１の値をテストし、半導体装置がデータ入
力不可能な状態にあればステータスリードを繰り返え
す。
【００１１】データの入力が可能な状態にあればアドレ
ス入力端子２０にデータ入力用のデータレジスタ２ｉの
アドレスを入力した状態でチップセレクト端子９とライ
トストローブ端子１０ＷＳＩをアクティブとすることで
データ入力用のデータレジスタ２ｉに値を書き込み、ホ
ストＣＰＵからの入力データを半導体装置に転送する。
ス入力端子２０にデータ入力用のデータレジスタ２ｉの
アドレスを入力した状態でチップセレクト端子９とライ
トストローブ端子１０ＷＳＩをアクティブとすることで
データ入力用のデータレジスタ２ｉに値を書き込み、ホ
ストＣＰＵからの入力データを半導体装置に転送する。
【００１２】図５の例に示す半導体装置の場合には、半
導体装置が自身の内部バス１からデータ出力用のデータ
レジスタ２ｏに値を設定すると、この半導体装置の書き
込み処理を割り込み信号作成回路２４が検出し、ホスト
のＣＰＵへの読み出し要求信号Ｓ２５を割り込み出力端
子２５から出力する。
導体装置が自身の内部バス１からデータ出力用のデータ
レジスタ２ｏに値を設定すると、この半導体装置の書き
込み処理を割り込み信号作成回路２４が検出し、ホスト
のＣＰＵへの読み出し要求信号Ｓ２５を割り込み出力端
子２５から出力する。
【００１３】アクティブとした割り込み要求信号Ｓ２５
は、ホストのＣＰＵがその割り込み処理内で実施する半
導体装置の読み出し処理、すなわちチップセレクト端子
９とリードストローブ端子１０ＲＳＩをアクティブとす
ることで実施するデータ出力用データレジスタ２ｏとホ
ストのＣＰＵ間の転送処理により、インアクティブとす
る。
は、ホストのＣＰＵがその割り込み処理内で実施する半
導体装置の読み出し処理、すなわちチップセレクト端子
９とリードストローブ端子１０ＲＳＩをアクティブとす
ることで実施するデータ出力用データレジスタ２ｏとホ
ストのＣＰＵ間の転送処理により、インアクティブとす
る。
【００１４】図６の例に示す半導体装置の場合、半導体
装置が自身の内部バス１へデータ入力用のデータレジス
タ２ｉの値を読み出すと、この半導体装置の読み出し処
理を割り込み信号作成回路２４が検出しホストのＣＰＵ
への書き込み要求信号Ｓ２５を割り込み出力端子２６か
ら出力する。
装置が自身の内部バス１へデータ入力用のデータレジス
タ２ｉの値を読み出すと、この半導体装置の読み出し処
理を割り込み信号作成回路２４が検出しホストのＣＰＵ
への書き込み要求信号Ｓ２５を割り込み出力端子２６か
ら出力する。
【００１５】アクティブとした割り込み要求信号Ｓ２５
は、ホストのＣＰＵが割り込み処理内で実施する半導体
装置の書き込み処理、すなわちチップセレクト端子９と
ライトストローブ端子１０ＷＳＩをアクティブとするこ
とで実施するデータ入力用のデータレジスタ２ｉとホス
トのＣＰＵ間の転送処理処理によりインアクティブとす
る。
は、ホストのＣＰＵが割り込み処理内で実施する半導体
装置の書き込み処理、すなわちチップセレクト端子９と
ライトストローブ端子１０ＷＳＩをアクティブとするこ
とで実施するデータ入力用のデータレジスタ２ｉとホス
トのＣＰＵ間の転送処理処理によりインアクティブとす
る。
【００１６】
【発明が解決しようとする課題】図３，図４に示した従
来の論理半導体集積回路は、ホストのＣＰＵと半導体装
置間のデータ転送処理時に、半導体装置がデータ入出力
の可能な状態にあるかどうかを示すステータスレジスタ
の内容を一度ホストのＣＰＵに読み出し、ホストのＣＰ
Ｕが自身のプログラムでチェックしなければならず、デ
ータ転送のオーバーヘッドが大きくなるという欠点があ
った。
来の論理半導体集積回路は、ホストのＣＰＵと半導体装
置間のデータ転送処理時に、半導体装置がデータ入出力
の可能な状態にあるかどうかを示すステータスレジスタ
の内容を一度ホストのＣＰＵに読み出し、ホストのＣＰ
Ｕが自身のプログラムでチェックしなければならず、デ
ータ転送のオーバーヘッドが大きくなるという欠点があ
った。
【００１７】また、図５および図６に示した従来の論理
半導体集積回路は、ホストのＣＰＵと半導体装置間のデ
ータ転送処理時にホストのＣＰＵに割り込み制御回路お
よび、割り込み処理ルーチンが必要となり、ハードウェ
ア量の増加とデータ転送のオーバーヘッドが大きくなる
という欠点があった。
半導体集積回路は、ホストのＣＰＵと半導体装置間のデ
ータ転送処理時にホストのＣＰＵに割り込み制御回路お
よび、割り込み処理ルーチンが必要となり、ハードウェ
ア量の増加とデータ転送のオーバーヘッドが大きくなる
という欠点があった。
【００１８】本発明の目的は、データ入力時の外部にあ
るホストのＣＰＵのオーバーヘッドを低減し、不要な手
順を無くす論理半導体集積回路を提供することにある。
るホストのＣＰＵのオーバーヘッドを低減し、不要な手
順を無くす論理半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の論理半導体集積
回路は、外部に置かれたホストとして動作する中央演算
処理装置に接続されてインタフェース回路を形成し、前
記中央演算処理装置が制御の主導権を有する論理半導体
集積回路において、内部のデータ入出力実施の可否を知
らせる許可フラグを記憶する許可フラグ設定回路と、前
記中央演算処理装置からのアクセス信号に応答して、前
記許可フラグがデータ入出力実施許可の状態にあるとき
には前記中央演算処理装置からのデータ出入力実行を許
可し、前記許可フラグがデータ入出力実施不許可の状態
にあるときには前記中央演算処理装置からの出入力実行
の待機を要求する待機要求信号を、端子を介して前記中
央演算処理装置へ出力するアクセス検出回路とを備えて
構成されている。
回路は、外部に置かれたホストとして動作する中央演算
処理装置に接続されてインタフェース回路を形成し、前
記中央演算処理装置が制御の主導権を有する論理半導体
集積回路において、内部のデータ入出力実施の可否を知
らせる許可フラグを記憶する許可フラグ設定回路と、前
記中央演算処理装置からのアクセス信号に応答して、前
記許可フラグがデータ入出力実施許可の状態にあるとき
には前記中央演算処理装置からのデータ出入力実行を許
可し、前記許可フラグがデータ入出力実施不許可の状態
にあるときには前記中央演算処理装置からの出入力実行
の待機を要求する待機要求信号を、端子を介して前記中
央演算処理装置へ出力するアクセス検出回路とを備えて
構成されている。
【００２０】
【実施例】図１は本発明の第１の実施例であり、外部の
回路に半導体装置内のデータを出力するためのインタフ
ェース回路のブロック図である。本実施例においては、
半導体装置が自身の内部バス１からデータ出力用のデー
タレジスタ２ｏに値を設定すると、この半導体装置の書
き込み処理を読み出し許可フラグ設定回路３Ｒが検出
し、読み出し許可フラグ設定回路３Ｒ内の読み出し許可
フラグをセットする。
回路に半導体装置内のデータを出力するためのインタフ
ェース回路のブロック図である。本実施例においては、
半導体装置が自身の内部バス１からデータ出力用のデー
タレジスタ２ｏに値を設定すると、この半導体装置の書
き込み処理を読み出し許可フラグ設定回路３Ｒが検出
し、読み出し許可フラグ設定回路３Ｒ内の読み出し許可
フラグをセットする。
【００２１】ホストのＣＰＵが半導体装置内部のデータ
出力用のデータレジスタ２ｏの内容を読み出すべくチッ
プセレクト信号入力端子９とリードストローブ信号入力
端子１０ＲＳＩをアクティブとした場合は、半導体装置
内部のアクセス検出回路５が外部のホストＣＰＵからの
アクセスを検出し、読み出し許可フラグ設定回路３Ｒ内
部の読み出し許可フラグの内容Ｓ７を読み出し待機要求
信号出力端子７に出力する。
出力用のデータレジスタ２ｏの内容を読み出すべくチッ
プセレクト信号入力端子９とリードストローブ信号入力
端子１０ＲＳＩをアクティブとした場合は、半導体装置
内部のアクセス検出回路５が外部のホストＣＰＵからの
アクセスを検出し、読み出し許可フラグ設定回路３Ｒ内
部の読み出し許可フラグの内容Ｓ７を読み出し待機要求
信号出力端子７に出力する。
【００２２】この読み出し待機要求信号出力端子７は、
ホストのＣＰＵが持つＲＥＡＤＹ入力端子に接続されホ
ストのＣＰＵにウエイトサイクルを挿入する。
ホストのＣＰＵが持つＲＥＡＤＹ入力端子に接続されホ
ストのＣＰＵにウエイトサイクルを挿入する。
【００２３】読み出し許可フラグをセットした状態で、
ホストのＣＰＵがデータ出力用データレジスタ２ｏをア
クセスすると、ホストＣＰＵにウエイトサイクルは挿入
されず直ちに半導体装置はデータ出力端子８ｏにデータ
出力用データレジスタ２ｏの内容を出力する。
ホストのＣＰＵがデータ出力用データレジスタ２ｏをア
クセスすると、ホストＣＰＵにウエイトサイクルは挿入
されず直ちに半導体装置はデータ出力端子８ｏにデータ
出力用データレジスタ２ｏの内容を出力する。
【００２４】読み出し許可フラグのリセット状態でホス
トのＣＰＵがデータ出力用のデータレジスタ２ｏをアク
セスすると、読み出し待機要求信号出力端子７からホス
トのＣＰＵのＲＥＡＤＹ入力端子に待機要求信号Ｓ７が
出力され、ホストのＣＰＵはウエイトサイクルを実施す
る。
トのＣＰＵがデータ出力用のデータレジスタ２ｏをアク
セスすると、読み出し待機要求信号出力端子７からホス
トのＣＰＵのＲＥＡＤＹ入力端子に待機要求信号Ｓ７が
出力され、ホストのＣＰＵはウエイトサイクルを実施す
る。
【００２５】読み出し待機要求信号出力端子７は、半導
体装置が内部バス１からデータ出力用のデータレジスタ
２ｏに値を設定することで実施される読み出し許可フラ
グのセットによりインアクティブとされ、ホストＣＰＵ
はウエイトサイクルからの復帰後データ出力端子８に出
力されているデータ出力用のデータレジスタ２ｏの内容
を読み込む。
体装置が内部バス１からデータ出力用のデータレジスタ
２ｏに値を設定することで実施される読み出し許可フラ
グのセットによりインアクティブとされ、ホストＣＰＵ
はウエイトサイクルからの復帰後データ出力端子８に出
力されているデータ出力用のデータレジスタ２ｏの内容
を読み込む。
【００２６】図２に示した第２の実施例の、外部回路か
ら半導体装置にデータを入力するブロックにおいては、
半導体装置が自身の内部バス１にデータ入力用のデータ
レジスタ２ｉの値を読み出すと、この半導体装置の読み
出し処理を書き込み許可フラグ設定回路３Ｗが検出し、
書き込み許可フラグ設定回路３Ｗ内の書き込み許可フラ
グをセットする。
ら半導体装置にデータを入力するブロックにおいては、
半導体装置が自身の内部バス１にデータ入力用のデータ
レジスタ２ｉの値を読み出すと、この半導体装置の読み
出し処理を書き込み許可フラグ設定回路３Ｗが検出し、
書き込み許可フラグ設定回路３Ｗ内の書き込み許可フラ
グをセットする。
【００２７】ホストのＣＰＵが半導体装置内の入力用の
データレジスタ２ｉに値を書き込むべくチップセレクト
端子９とライトストローブ端子１０ＷＳＩをアクティブ
とした場合は、半導体装置内のアクセス検出回路５がホ
ストＣＰＵからのアクセスを検出し書き込み許可フラグ
設定回路３Ｗ内の書き込み許可フラグの内容を書き込み
待機要求信号出力端子７に出力する。
データレジスタ２ｉに値を書き込むべくチップセレクト
端子９とライトストローブ端子１０ＷＳＩをアクティブ
とした場合は、半導体装置内のアクセス検出回路５がホ
ストＣＰＵからのアクセスを検出し書き込み許可フラグ
設定回路３Ｗ内の書き込み許可フラグの内容を書き込み
待機要求信号出力端子７に出力する。
【００２８】この書き込み待機要求信号出力端子７は外
部のホストのＣＰＵが持つＲＥＡＤＹ入力端子に接続さ
れホストのＣＰＵにウエイトサイクルを挿入する。
部のホストのＣＰＵが持つＲＥＡＤＹ入力端子に接続さ
れホストのＣＰＵにウエイトサイクルを挿入する。
【００２９】書き込み許可フラグをセットした状態で、
ホストのＣＰＵがデータ入力用のデータレジスタ２ｉを
アクセスすると、ホストのＣＰＵにウエイトサイクルは
挿入されず、直ちに半導体装置はデータ入力端子８ｉに
入力された値をデータ入力用のデータレジスタ２ｉに書
き込む。
ホストのＣＰＵがデータ入力用のデータレジスタ２ｉを
アクセスすると、ホストのＣＰＵにウエイトサイクルは
挿入されず、直ちに半導体装置はデータ入力端子８ｉに
入力された値をデータ入力用のデータレジスタ２ｉに書
き込む。
【００３０】書き込み許可フラグのリセット状態でホス
トのＣＰＵがデータ入力用のデータレジスタ２ｉをアク
セスすると、書き込み待機要求信号出力端子７からホス
トのＣＰＵのＲＥＡＤＹ入力端子に待機要求Ｓ７が出力
されホストのＣＰＵはウエイトサイクルを実施する。
トのＣＰＵがデータ入力用のデータレジスタ２ｉをアク
セスすると、書き込み待機要求信号出力端子７からホス
トのＣＰＵのＲＥＡＤＹ入力端子に待機要求Ｓ７が出力
されホストのＣＰＵはウエイトサイクルを実施する。
【００３１】書き込み待機要求信号出力端子７は半導体
装置がデータ入力用のデータレジスタ２ｉの値を内部バ
ス１に読み出して、実施される書き込み許可フラグセッ
トによりインアクティブとされる。
装置がデータ入力用のデータレジスタ２ｉの値を内部バ
ス１に読み出して、実施される書き込み許可フラグセッ
トによりインアクティブとされる。
【００３２】これを受けてホストＣＰＵがウエイトサイ
クルから復帰することで、半導体装置への書き込み処理
を終了させ、同時に半導体装置内部ではデータ入力端子
８ｉに入力されている値をデータ入力用のデータレジス
タ２ｉに書き込む。
クルから復帰することで、半導体装置への書き込み処理
を終了させ、同時に半導体装置内部ではデータ入力端子
８ｉに入力されている値をデータ入力用のデータレジス
タ２ｉに書き込む。
【００３３】
【発明の効果】以上説明したように本発明の論理半導体
集積回路は、半導体装置内部の外部回路間のデータ入出
力実施の可否をアクセス待機要求信号出力端子に出力
し、これを半導体装置のホストとなる外部のＣＰＵのＲ
ＥＡＤＹ入力端子と接続することにより、半導体装置の
ステータスチェック、割り込み処理などによるホストの
ＣＰＵのオーバーヘッド無しに、無手順でデータ入出力
を実施できるという効果がある。
集積回路は、半導体装置内部の外部回路間のデータ入出
力実施の可否をアクセス待機要求信号出力端子に出力
し、これを半導体装置のホストとなる外部のＣＰＵのＲ
ＥＡＤＹ入力端子と接続することにより、半導体装置の
ステータスチェック、割り込み処理などによるホストの
ＣＰＵのオーバーヘッド無しに、無手順でデータ入出力
を実施できるという効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来の論理半導体集積回路の第１の例のブロッ
ク図である。
ク図である。
【図４】従来の論理半導体集積回路第２の例のブロック
図である。
図である。
【図５】従来の論理半導体集積回路の第３の例のブロッ
ク図である。
ク図である。
【図６】従来の論理半導体集積回路の第４の例のブロッ
ク図である。
ク図である。
１ 内部バス ２ｉ 入力用のデータレジスタ ２ｏ 出力用のデータレジスタ ３Ｒ 読み出し許可フラグ設定回路 ３Ｗ 書き込み許可フラグ設定回路 ４ 出力バッファ ５ アクセス検出回路 ６ｉ データ入力バッファ ６ｏ データ出力バッファ ７ 待機要求信号出力端子 ８ｉ データ入力端子 ８ｏ データ出力端子 ９ チップセレクト信号入力端子 １０ＲＳＩ リードストローブ信号入力端子 １０ＷＳＩ ライトストローブ信号入力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−17143（ＪＰ，Ａ) 特開 昭62−166463（ＪＰ，Ａ) 特開 平３−80354（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/12
Claims (1)
- 【請求項１】 外部に置かれたホストとして動作する中
央演算処理装置に接続されてインタフェース回路を形成
し、前記中央演算装置が制御の主導権を有する論理半導
体集積回路において、 内部のデータ入出力実施の可否を知らせる許可フラグを
記憶する許可フラグ設定回路と、前記中央演算処理装置からのアクセス信号に応答して、
前記許可フラグがデータ入出力実施可の状態にあるとき
には前記中央演算処理装置からのデータ出入力実行を許
可し、前記許可フラグがデータ入出力実施不可の状態に
あるときには前記中央演算処理装置からの出入力実行の
待機を要求する待機要求信号を、端子を介して前記中央
演算処理装置へ出力するアクセス検出回路とを備えた こ
とを特徴とする論理半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722192A JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722192A JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139179A JPH06139179A (ja) | 1994-05-20 |
| JP2928036B2 true JP2928036B2 (ja) | 1999-07-28 |
Family
ID=17714615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28722192A Expired - Fee Related JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928036B2 (ja) |
-
1992
- 1992-10-26 JP JP28722192A patent/JP2928036B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06139179A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
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