JPH04332063A - ローカルコンピューティングシステムによるホストコンピューティングシステムへのアクセス制御を調整するためのローカルコンピューティングシステムとともに使用される装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は、第１のデータバスへのアク
セスを制御するためのホストコンピューティングシステ
ムとともに使用される装置に向けられており、第１のデ
ータバスはホストコンピューティングシステムの外部に
ある。第１のデータバスはホストコンピューティングシ
ステムの内部にある第２のデータバスと作動的に接続さ
れる。特定的には、この発明は、ホストコンピューティ
ングシステムに関連するシステムバスへのアクセスの制
御に使用されるバスマスタ回路として一般に知られてい
る装置に向けられている。

【０００２】この発明に関して特に興味深いのは、ホス
トコンピュータ処理装置またはバスマスタ制御ローカル
コンピュータ処理装置のいずれかとして使用されてもよ
いコンピュータ処理装置の一体的部分としてのバスマス
タ回路の構造である。その中で特定の処理装置が使用さ
れるモードはレジスタ内に処理装置アーキテクチュアの
バスマスタサポート回路部分を能動化または不能化する
ようにビットを設定することによって決定される。

【０００３】バスマスタサポート回路をこのようにコン
ピュータ処理装置の設計内に一体的に組入れることによ
って、このコンピュータ処理装置の設計および製造のた
めにすでに組入れられている一体化の費用は、この装置
が使用されてもよい付加的な応用の幅に広げられる。す
なわち、この発明のバスマスタサポート回路を組入れる
設計および一体化の費用における増加の限界は、完全に
個別のバスマスタサポート回路にかかる類似の設計およ
び一体化の費用と比較すると最少である。

【０００４】さらに、一体化されたシステム設計アプロ
ーチを使用することによって、バスマスタローカル処理
装置として作動するように構成されるコンピュータ処理
装置は、一般に見出されない、かつ先行技術のバスマス
タ回路には経済的に設計されない付加的なインテリジェ
ント処理能力を有する。

【０００５】

【発明の概要】この発明は、ホストコンピューティング
システムの外部にある第１のデータバスへのアクセスを
制御するためのホストコンピューティングシステムとと
もに使用される装置であり、第１のデータバスはホスト
コンピューティングシステムの内部にある第２のデータ
バスに作動的に接続される。この装置は、ホスト処理装
置と実質的に同じように構成され、ホスト処理装置を駆
動するホスト処理プログラムとは別個の個別のローカル
プログラムによって駆動されるローカル処理装置を含む
。この装置はさらに、処理情報のための補足的処理回路
を含み、この補足的処理回路はホスト処理装置およびロ
ーカル処理装置に応答し、ホスト処理装置またはローカ
ル処理装置のいずれが第１のデータバスに作動的にアク
セスするかを決定する。この発明の好ましい実施例にお
いて、この補足的処理回路はローカル処理装置と一体的
に構成され、第１のデータバスおよび第２のデータバス
はデータバス接続を行なうために構成可能なバッファ回
路によって作動的に接続される。さらに、この発明の好
ましい実施例において、補足的処理回路はホスト処理装
置またはローカル処理装置に応答して介入信号を発生し
、バッファ回路は第２のデータバスへの装置による作動
的アクセスを与えるように適切に構成することによって
、介入信号に応答する。

【０００６】したがって、この発明の目的は製造に経済
的なホストコンピューティングシステムの外部にあるデ
ータバスへのアクセスを制御するためのホストコンピュ
ーティングシステムとともに使用される装置を提供する
ことである。

【０００７】この発明のさらなる目的は、コンピューテ
ィング装置と一体的に形成されるホストコンピューティ
ングシステムの外部にあるデータバスへのアクセスを制
御するためのホストコンピューティングシステムととも
に使用される装置を提供することである。

【０００８】この発明のさらなる目的は、プログラムに
応答してデータのインテリジェント操作が可能なローカ
ル処理装置を含むホストコンピューティングシステムの
外部にあるデータバスへのアクセスを制御するためのホ
ストコンピューティングシステムとともに使用される装
置を提供することである。

【０００９】この発明のさらなる目的および特徴は、こ
の発明の好ましい実施例を示す添付の図面について考慮
されると、この明細書および特許請求の範囲から明らか
であろう。

【００１０】

【好ましい実施例の詳細な説明】

図１は、この発明の好ましい実施例のシステムレベルの
概略図である。図１において、装置１０は、単一の基板
１２上に位置して示される。装置１０は、コンピュータ
処理装置１４、Ｓバス（図示されない）のための接続１
６、およびＳバスインターフェイス回路２０およびバス
マスタサポート回路２２を含む支持周辺装置１８を含む
。Ｓバス支持周辺装置１８は、好ましくは、効果的な作
動接続のために必要とされる付加的周辺装置なしで装置
１０へのＳバスの直接接続を適合させるように構成され
る。

【００１１】同様に、Ｍバス（図示されない）のための
接続２４は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）制御装置２８およびシャドーランダムアクセス
メモリ（ＲＡＭ）制御装置３０を含むＭバス支持周辺装
置２６に接続される。好ましくは、Ｍバス支持周辺装置
２６は、効果的な作動接続のために必要とされる付加的
な支持周辺装置なしでＭバス接続２４へのＭバスの直接
接続を許容するように構成される。

【００１２】Ｘバス（図示されない）を有する接続３２
もまた、装置１０に与えられる。Ｘバス接続３２に接続
されるのは、Ｘバスインターフェイス３６を含むＸバス
支持周辺装置３４である。Ｘバス支持周辺装置３４は、
好ましくは、効果的な作動接続のために必要とされる付
加的な周辺装置なしにＸバス接続３２へのＸバスの直接
接続を許容するように構成される。

【００１３】その中でこの発明の好ましい実施例が使用
されることを予想される環境、すなわちＡＴ構成コンピ
ューティングシステムにおいて、Ｓバスは工業基準の信
号発生器、タイミング装置、ならびに他の拡張カードお
よびサブシステムを接続されるシステム拡張バスとして
使用されることを意図される。同様に、このような好ま
しいＡＴシステム構成において、Ｘバスがリードオンリ
メモリ（ＲＯＭ）、キーボード制御装置、数値コプロセ
ッサ、および同様のもののような装置との接続を行なう
拡張バスとして使用される一方、Ｍバスは直接ＤＲＡＭ
インターフェイスへの通信のために使用される。

【００１４】装置１０はさらに、ダイレクトメモリアク
セス（ＤＭＡ）装置４０、割込装置４２、カウンタ／タ
イマ装置４４、ならびにリアルタイムクロックおよびス
タティックＲＡＭ装置４６を例として含む複数のコア周
辺装置３８を含む。様々なコア周辺装置３８は、それら
の意図された機能を実行するために入出力ピンに作動的
に接続される。したがって、ＤＭＡ装置４０は、データ
要求信号（ＤＲＥＱ）を受信し、データ肯定応答信号（
ＤＡＣＫ）を送信するために、入出力ピン４８に作動的
に接続され、割込装置４２は、割込信号（Ｉｎｔ）を受
信するために、入出力ピン５０に作動的に接続され、カ
ウンタ／タイマ装置４４は、システムスピーカ（Ｓｐｋ
ｒ）との作動接続を与えるために、入出力ピン５２に作
動的に接続され、リアルタイムクロックおよびスタティ
ックＲＡＭ装置４６は、ＶＢａｔｔのような電源から電
力を受けるために、入出力ピン５４に作動的に接続され
る。

【００１５】ＲＯＭおよびキーボード制御装置が装置１
０のＸバス接続３２に接続可能である一方、図１に示さ
れる装置１０の好ましい実施例は入出力ピン５８を介す
るＲＯＭインターフェイス５６への直接ＲＯＭ接続にも
備える。同様に、キーボードインターフェイス６０も入
出力ピン６２を介する装置１０へのアクセスのために備
えられる。

【００１６】図１のシステムレベル図にさらに示される
のは、コプロセッサインターフェイス６６、リセット回
路６８、電力制御回路７０、ならびにクロックマルチプ
レクサおよび分周器装置７２を含む付加的支持周辺装置
６４である。入出力ピンは様々な付加的支持周辺装置６
４へのアクセスのために与えられ、それによってコプロ
セッサインターフェイス６６は入出力ピン７４に接続さ
れ、リセット回路６８は入出力ピン７６に接続され、ク
ロックマルチプレクサ駆動装置７２は複数の入出力ピン
７８に接続される。

【００１７】内部バス８０は、Ｓバス支持周辺装置１８
、Ｍバス支持周辺装置２６、Ｘバス支持周辺装置３４、
コア周辺装置３８、およびコンピュータ処理装置１４を
含む装置１０の様々な構成要素の間に交信を与えるよう
に与えられる。コンピュータ処理装置（ＣＰＵ）１４は
メモリ管理装置（ＭＭＵ）８２ならびに関連するアドレ
スラッチ８４およびデータバッファ８６を介して内部バ
ス８０に作動的に接続される。

【００１８】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、ＣＰＵ制御装置８８はバス制御装置９
０と緊密な交信関係にある。バス制御装置９０は内部バ
ス８０に作動的に接続され、ＤＲＡＭ制御装置２８を介
してダイナミックＲＡＭ（ＤＲＡＭ）のような装置１０
の特定の構成要素を周期的にリフレッシュするために、
カウンタ／タイマ４４に応答するリフレッシュ発生器９
２を含む。

【００１９】内部支持周辺装置９４は内部バス８０およ
びバス制御回路９０の中間に置かれ、マスクできない割
込（ＮＭＩ）制御ポート９６、入出力デコード回路９８
、および構成可能なレジスタ１００を含む。

【００２０】したがって装置１０は、ＲＯＭインターフ
ェイス５６およびキーボードインターフェイス６０と同
様、Ｓバス支持周辺装置１８、Ｍバス支持周辺装置２６
、およびＸバス支持周辺装置３４のような適当なバス適
合手段を備え、付加的な支持周辺装置を必要とせずに、
装置１０へのデータバスを介する周辺装置の直接接続を
支持する。装置１０内の効果的かつ効率的内部交信は内
部バス８０によって与えられ、そこへのアクセスはバス
制御回路９０によって制御され、それによってコンピュ
ータ処理装置１４は内部バス８０を介していくつかの支
持外部バスのいかなるものへの情報を与えてもよく、ま
たは情報を受けてもよい。さらに、情報はプログラム駆
動コンピュータ処理装置１４によって規定されるように
、すべて内部バス８０を介して、バス制御回路９０に従
って様々な外部バスの間で交換されてもよい。

【００２１】この好ましい実施例において、装置１０は
集積ディジタル回路として単一の基板１２上に構成され
、それによってより高速の作動速度、より低速の作動速
度、およびその物理的実施例における「リアルエステー
ト」の削減された占有面積の利点を与える。

【００２２】この発明の理解を容易にするために、類似
の構成要素が様々な図面に類似の参照数字によって示さ
れるであろう。

【００２３】図２は、ホストコンピューティングシステ
ムとともにこの発明の使用を示す概略的斜視図である。 図２において、コンピュータ処理装置１４を含むホスト
処理システム１０は基板１２上に関連装置１５とともに
支えられる。

【００２４】この発明の装置２１０は基板２１２上に支
えられる。基板２１２上には、消去可能なプログラマブ
ルメモリ（ＥＰＲＯＭ）２１４、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）２１６、ならびに周辺装置
２１８および２１９のような装置２１０を支持する付加
的装置も支えられる。この発明の理解を容易にしかつ明
瞭にするために、装置１０と装置２１０に接続する類似
バスは　　′を付けてさらに示される装置２１０に接続
されるバスとともに類似的に示されるであろう。したが
って、ＥＰＲＯＭ２１４と周辺装置２１８および２１９
とはＸ′バス２２０に接続され、ＤＲＡＭ２１６はＭ′
バス２２２に接続され、Ｓ′バス２２４は図２に詳細に
示されていないＳバスインターフェイス２０（図１を参
照）で装置１０に作動的に接続される。この好ましい実
施例において、Ｓ′バス２２４はＳバス１６（図１を参
照）に接続される。

【００２５】図３は、この発明の好ましい実施例の概略
図である。図３において、バスマスタサポート回路２２
が示される。装置２２はアドレス情報をバスコネクタ２
３２で内部データバス８０（図示されない）から受信し
、読出／書込制御情報を入力２３４で受信するページレ
ジスタ２３０からなる。ページレジスタ２３０は出力２
３６でアドレスページ出力信号を発生し、入力２４２で
入出力ヒット比較装置２４４に印加するとともに、その
信号を入力２３８でメモリヒット比較装置２４０に印加
する。

【００２６】与えられる特定のアドレスビットによって
識別されるメモリ動作に関するアドレス情報は、メモリ
ヒット比較装置２４０への入力２４６として与えられる
。同様に、与えられる特定のビットによって識別可能な
入出力動作に関するアドレス情報は、入出力ヒット比較
装置２４４の入力２４８として与えられる。したがって
、メモリヒット比較装置２４０および入出力ヒット比較
装置２４４の１つは、「ヒット」を示す出力、すなわち
ページレジスタ２３０からのアドレスページ出力信号と
入力２４６または入力２４８で受信されたアドレス情報
との比較が等しいことを示す出力を発生するであろう。 したがって、入出力ヒット比較装置２４４からの出力２
５０またはメモリヒット比較装置２４０からの出力２５
２のいずれかは正であるが、両方とも正ではない。 出力２５０および２５２はヒット検出装置２５４への入
力として与えられる。

【００２７】バスマスタサポート装置２２はバスコネク
タ２６２で内部データバス８０（図示されない）からの
情報を受信し、かつ、入力２６４で読出−書込信号を受
信するための制御レジスタ２６０も含む。制御レジスタ
２６０は、出力２６６でＨＩＥ、かつ、出力２６８でＨ
ＭＥ、のデータ型インジケータを含む多くの出力を有す
る。

【００２８】したがって、ページレジスタ２３０および
制御レジスタ２６０は協働し、それによってページレジ
スタ２３０はアドレスページ出力信号２３６によってウ
ィンドアドレスを設定し、制御レジスタ２６０はウィン
ド型、すなわち入出力型動作（出力信号ＨＩＥ　　２６
６）またはメモリ型動作（出力信号ＨＭＥ　　２６８）
を設定する。信号ＨＩＥはヒット検出装置２５４の入力
２７０で与えられ、信号ＨＭＥは入力２７２で与えられ
ることに注目されたい。このような態様において、ヒッ
ト検出装置２５４は、入力２５０、２５２、２７０、お
よび２７２を受信することによって与えられる動作に関
するウィンド型と同様に、ウィンドアドレスを確認する
。

【００２９】ローカルコンピュータ処理装置状態は、バ
スコネクタ２７４で検出装置２５４に与えられる。制御
レジスタ２６０の付加的出力も入力としてヒット検出装
置２５４に与えられる。制御レジスタ２６０からの捕獲
（ａｃｑｕｉｒｅ）バス出力２７６は制御および状態装
置２９４に与えられ、Ｓバス１６（図１）へのアクセス
を要求する。制御レジスタ２６０の出力２８０における
信号ＢＣＯＮおよび制御レジスタ２６０の出力２８２に
おける信号ＢＭＭはバスマスタサポート回路２２が使用
中か否かを制御する。信号ＢＭＭはヒット検出装置２５
４の入力２８４として印加される。入力２７８は、Ｓバ
ス１６（図１）が捕獲されると、ヒット検出装置２５４
にしるしを与える。

【００３０】したがって、（入力２７０における信号Ｈ
ＩＥおよび入力２７２における信号ＨＭＥによって示さ
れる）所望のウィンド型が（入力２５０および２５２で
示される）所望のウィンドアドレスと一致し、かつ、ロ
ーカルコンピュータ処理装置は（入力２７４によって示
される）メモリ読出、メモリ書込、入出力読出、または
入出力書込のような正しい型の転送を与え、かつ、バス
マスタサポート回路２２が（入力２８４および２７８に
よって示されるように）使用中であれば、「ヒット」が
検出され、出力ヒット検出信号がヒット検出装置２５４
から出力２９０に印加される。出力２９０におけるヒッ
ト検出信号は、入力２９２として制御および状態回路２
９４に与えられると同様、バスコントロール装置９０（
図１を参照）に印加される。

【００３１】制御および状態装置２９４は様々な入力に
応答するプログラマブル論理装置であり、制御レジスタ
２６０からの出力２７６、２８０、および２８２ならび
にヒット検出装置２５４からの出力２９２を含み、ピン
信号２９６の形式か、または出力２９８における介入信
号の形式のいずれかのプログラムに従ってこれらの様々
な入力に応答して出力を発生する。ピン信号２９６はホ
ストコンピュータ処理装置の内部バスを制御するための
ホストコンピュータ処理装置への通信に関係するもので
あり、バスマスタサポート回路２２がホストコンピュー
ティングシステムのＳバスインターフェイス２０（図示
されない）を制御することが所望されるとき、制御およ
び状態装置２９４によって発せられるバス要求信号３０
０を含む。ホストコンピューティングシステムは、バス
マスタサポート装置２２によるこのような制御が、入力
３０２で制御および状態装置２９４によって受信される
バス肯定応答信号を発することによって許容されるであ
ろうことを示す。一度バス肯定応答信号が入力３０２で
受信されると、能動化信号が制御ライン３０４を介して
Ｓバスインターフェイス２０（図１）へ通過され、Ｓバ
ス１６（図１）上のデータ伝送を能動化する。

【００３２】介入信号２９８は、ホスト装置のＳバスイ
ンターフェイス２０を制御することが所望されるとき制
御および状態装置２９４によって発生され、このような
場合、介入信号２９８は、バスコネクタ３１０上のバス
制御装置９０（図示されない）から受信された正常なバ
ッファ制御信号を修正するために、Ｓバスバッファ制御
装置３０８に印加され、出力バスコネクタ３１２上のＳ
バスインターフェイス２０へ修正されたバッファ制御信
号を発生する。

【００３３】与えられる詳細な図面および特定の例はこ
の発明の好ましい実施例を説明するが、これらは例示の
目的のためのみであり、この発明の装置は開示されると
おりの詳細および条件に限定されるものではなく、前述
の特許請求の範囲によって規定される発明の精神から離
脱することなしにこの中で様々な変化が行なわれてもよ
いことが理解されるべきである。

【図面の簡単な説明】

【図１】この発明の好ましい実施例を組入れたコンピュ
ーティングシステムのシステムレベルの概略図である。

【図２】ホストコンピューティングシステムとともにこ
の発明の使用を示す概略的斜視図である。

【図３】この発明の好ましい実施例の概略図である。

【符号の説明】

１０　　ホストコンピューティングシステム１４　　ホ
スト処理装置 ８０　　内部データベース ２９４　　制御および状態装置 ２９８　　介入信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　第１のデータバスへのアクセスを制御
   するためのホストコンピューティングシステムとともに
   使用される装置であって、前記第１のデータバスは前記
   ホストコンピューティングシステムの外部にあり、前記
   第１のデータバスは第２のデータバスに作動的に接続さ
   れ、前記第２のデータバスは前記ホストコンピューティ
   ングシステムの内部にあり、前記ホストコンピューティ
   ングシステムはホストプログラムによって駆動されるホ
   スト処理装置を含み、ローカル処理装置をさらに含み、
   前記ローカル処理装置は前記ホスト処理装置と実質的に
   同じように構成され、かつ、ローカルプログラムによっ
   て駆動され、情報を処理するための補足的処理手段をさ
   らに含み、前記補足的処理手段は前記ホスト処理装置お
   よび前記ローカル処理装置に応答し、前記ホスト処理装
   置または前記ローカル処理装置のいずれが前記第１のデ
   ータバスへの作動的アクセスを有するかを決定する、装
   置。
2. 【請求項２】　　前記第１のデータバスおよび前記第２
   のデータバスはデータバス接続を行なうための構成可能
   なバッファ手段によって作動的に接続され、前記補足的
   処理装置は前記ホスト処理装置または前記ローカル処理
   装置に応答して介入信号を発生し、前記バッファ手段は
   前記第２のデータバスの装置によって作動的アクセスを
   与えるように適当に構成することによって前記介入信号
   に応答する、請求項１に記載の第１のデータバスへのア
   クセスを制御するためのホストコンピューティングシス
   テムとともに使用される装置。
3. 【請求項３】　　前記補足的処理手段はアドレス領域を
   選択的に指定するためのアドレスマッピング手段を含み
   、この装置は前記ローカル処理装置に応答して前記アド
   レス領域内にアドレスを有するデータロケーションにア
   クセスし、前記選択的な指定は前記ローカル処理装置に
   応答して与えられる、請求項２に記載の第１のデータバ
   スへのアクセスを制御するためのホストコンピューティ
   ングシステムとともに使用される装置。
4. 【請求項４】　　データネットワークへのアクセスを管
   理するための装置であって、前記データネットワークは
   ホストコンピューティングシステムの外部にある第１の
   データバスと、前記ホストコンピューティングシステム
   の内部にある第２のデータバスと、前記第１のデータバ
   スおよび前記第２のデータバスの中間にあるバッファと
   を含み、前記ホストコンピューティングシステムはホス
   トプログラムによって駆動されるホスト処理装置を含み
   、前記アクセスを管理するための装置は、情報を処理す
   るための第１の処理手段と、情報を処理するための第２
   の処理手段とを含み、前記第１の処理手段は前記ホスト
   処理装置と実質的に同じように構成されるローカル処理
   装置を含み、前記ローカル処理装置はローカルプログラ
   ムによって駆動され、前記第２の処理手段は、モード指
   定信号を発生し、この装置の作動モードを確立するモー
   ド指定手段と、アドレス情報を記憶するためのアドレス
   レジスタ手段と、前記アドレス情報を確かめるためのア
   ドレス比較手段とを含み、前記アドレス比較手段は前記
   アドレスレジスタ手段から前記アドレス情報を受信し、
   前記アドレス情報が確かめられたかどうかを示すアドレ
   ス表示を発生し、前記第２の処理手段はさらに、アクセ
   ス管理するための装置のための作動状態指定を行なうた
   めの状態指定手段を含み、前記状態指定手段は前記モー
   ド指定信号および前記アドレス表示に応答し、前記作動
   状態指定を行ない、前記アクセスを管理するための装置
   は前記作動状態指定に従った、前記ホストコンピューテ
   ィング装置または前記ローカルコンピューティング装置
   による、前記第１のデータバスまたは前記第２のデータ
   バスへのアクセスを能動化する、装置。