JP2565916B2 - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はパーソナルコンピュータ等比較的小型の情報
処理システムに用いて好適なメモリアクセス制御装置に
関する。
処理システムに用いて好適なメモリアクセス制御装置に
関する。
（従来の技術） パーソナルコンピュータのような比較的小型の情報処
理システムにおいて、メモリは通常システムバスに接続
される。従ってCPUによるメモリアクセスは、システム
バス経由で行われる。第３図にその構成例を示す。これ
を、システムバス方式と呼ぶ。
理システムにおいて、メモリは通常システムバスに接続
される。従ってCPUによるメモリアクセスは、システム
バス経由で行われる。第３図にその構成例を示す。これ
を、システムバス方式と呼ぶ。
一方、メモリの高速化に対応し、CPUによるメモリア
クセスは、専用のローカルバス経由で行うシステムもあ
る。この場合、バス争奪の手間が省けるため高速にメモ
リをアクセス可能である。第４図にその構成例を示す。
これをローカルバス方式と呼ぶ。第３図に示した従来例
によれば、CPU31によるメモリアクセスも、DMAコントロ
ーラ32によるメモリアクセスも、システムバス35上で
は、同等に扱われる。システムバス35上のプロトコルを
守るかぎり、高速のメモリも低速のメモリも同じように
バスに接続される。又、DMAコントローラ32でアクセス
可能なメモリのアドレス空間は、CPU31によるアクセス
可能なアドレス空間と同じである。しかし、メモリ自体
が高速であっても、システムバスの制約上、あまり高速
なアクセスはできない。
クセスは、専用のローカルバス経由で行うシステムもあ
る。この場合、バス争奪の手間が省けるため高速にメモ
リをアクセス可能である。第４図にその構成例を示す。
これをローカルバス方式と呼ぶ。第３図に示した従来例
によれば、CPU31によるメモリアクセスも、DMAコントロ
ーラ32によるメモリアクセスも、システムバス35上で
は、同等に扱われる。システムバス35上のプロトコルを
守るかぎり、高速のメモリも低速のメモリも同じように
バスに接続される。又、DMAコントローラ32でアクセス
可能なメモリのアドレス空間は、CPU31によるアクセス
可能なアドレス空間と同じである。しかし、メモリ自体
が高速であっても、システムバスの制約上、あまり高速
なアクセスはできない。
一方、第４図に示したローカルバス方式にて、CPUに
よるメモリアクセスは、２種類に分類される。１つはシ
ステムバス上の比較的低速なメモリに対するアクセス、
他の１つはローカルバス上の高速なメモリに対するアク
セスである。DMAコントローラ43によるアクセスは、シ
ステムバス46上の比較的低速なメモリ44に対してのみ行
われ、ローカルバス47上の高速なメモリ42へのアクセス
はできない。ローカルバス47上の高速メモリ42について
は、メモリ自体の性能を十分生かすことができる。ま
た、CPU41自体の性能を生かすことにもなる。DMAコント
ローラ43によるアクセスは主としてメモリと入出力デバ
ィス45とのデータ転送に使われるため、そのスピード
は、入出力デバィス45側のスピードで制約を受ける。従
って、システムバス46上の比較的低速のメモリ44に対す
るアクセスでも、システム全体の性能を落とすことには
ならない。
よるメモリアクセスは、２種類に分類される。１つはシ
ステムバス上の比較的低速なメモリに対するアクセス、
他の１つはローカルバス上の高速なメモリに対するアク
セスである。DMAコントローラ43によるアクセスは、シ
ステムバス46上の比較的低速なメモリ44に対してのみ行
われ、ローカルバス47上の高速なメモリ42へのアクセス
はできない。ローカルバス47上の高速メモリ42について
は、メモリ自体の性能を十分生かすことができる。ま
た、CPU41自体の性能を生かすことにもなる。DMAコント
ローラ43によるアクセスは主としてメモリと入出力デバ
ィス45とのデータ転送に使われるため、そのスピード
は、入出力デバィス45側のスピードで制約を受ける。従
って、システムバス46上の比較的低速のメモリ44に対す
るアクセスでも、システム全体の性能を落とすことには
ならない。
（発明が解決しようとする問題点） さて、CPUの高速化とメモリの高速化が、半導体技術
の進歩で達成されてくると、システムバス方式のアーキ
テクチャでは、上述した欠点が顕在化してきた。そこ
で、ローカルバス方式のアークテクチャを採用し、シス
テムの性能を向上させることが考えられる。
の進歩で達成されてくると、システムバス方式のアーキ
テクチャでは、上述した欠点が顕在化してきた。そこ
で、ローカルバス方式のアークテクチャを採用し、シス
テムの性能を向上させることが考えられる。
ところが、ローカルバス方式には、上述した制約（高
速メモリのDMAアクセス不可）がある。この制約は、ソ
フトウェア的に回避することは可能である。つまり、CP
Uのメモリアクセス空間のうち、DMAでアクセス可能な部
分と、DMAでアクセス可能な部分とを明確に分けること
で行う。ソフトウェアは、ローカルバス上の高速メモリ
に対するDMAアクセスを行なわないようにする。
速メモリのDMAアクセス不可）がある。この制約は、ソ
フトウェア的に回避することは可能である。つまり、CP
Uのメモリアクセス空間のうち、DMAでアクセス可能な部
分と、DMAでアクセス可能な部分とを明確に分けること
で行う。ソフトウェアは、ローカルバス上の高速メモリ
に対するDMAアクセスを行なわないようにする。
しかしながら、この対策には、決定的な問題がある。
それは、システムバス方式のアーキテクチャで作られた
ソフトウェアは、ローカルバス方式のアーキテクチャで
は走らなくなる可能性があることである。つまり、ソフ
トウェア的な互換性がとれなくなる。
それは、システムバス方式のアーキテクチャで作られた
ソフトウェアは、ローカルバス方式のアーキテクチャで
は走らなくなる可能性があることである。つまり、ソフ
トウェア的な互換性がとれなくなる。
本発明は上記事情に鑑みてなされたものであり、シス
テムバス方式のアーキテクチャで作られたソフトウェア
と互換性を保ちながら高速CPUあるいは高速メモリが持
つ性能をフルに発揮出来るシステム構成を実現するメモ
リアクセス制御方式を提供することを目的とする。
テムバス方式のアーキテクチャで作られたソフトウェア
と互換性を保ちながら高速CPUあるいは高速メモリが持
つ性能をフルに発揮出来るシステム構成を実現するメモ
リアクセス制御方式を提供することを目的とする。
（問題点を解決するための手段） 本発明は上述したローカルバス方式の欠点を解決する
ため、ローカルバス上の高速メモリに対するシステムバ
ス経由のアクセスも可とする方式を提供するものであ
る。本発明方式をデュアルパス方式とよぶ。このデュア
ルパス方式により、システムバス方式とのソフトウェア
互換性を保ちながら、高速なCPUや高速なメモリの性能
を生かしたシステムの構成が可能となる。このため、CP
U,メモリ,DMAコントローラを含む入出力デバィスがシス
テムバスを介して共通接続され、上記CPUとは更にロー
カルバスを介して比較的高速なメモリが接続されて成る
情報処理装置において、CPUによるローカルバスを介し
た高速メモリへのアクセス及びシステムバスへのアクセ
スを検知し、それぞれに従がうメモリアクセス制御信号
を生成する第１のメモリアクセス制御回路と、DMAコン
トローラによるシステムバスを経由した高速メモリへの
アクセスをシステムバスのプロトコルに従がい処理する
第２のメモリアクセス制御回路と、バス間を第１と第２
のメモリアクセス制御回路により生成される制御信号に
基づき接続／分離するバッファが付加される。
ため、ローカルバス上の高速メモリに対するシステムバ
ス経由のアクセスも可とする方式を提供するものであ
る。本発明方式をデュアルパス方式とよぶ。このデュア
ルパス方式により、システムバス方式とのソフトウェア
互換性を保ちながら、高速なCPUや高速なメモリの性能
を生かしたシステムの構成が可能となる。このため、CP
U,メモリ,DMAコントローラを含む入出力デバィスがシス
テムバスを介して共通接続され、上記CPUとは更にロー
カルバスを介して比較的高速なメモリが接続されて成る
情報処理装置において、CPUによるローカルバスを介し
た高速メモリへのアクセス及びシステムバスへのアクセ
スを検知し、それぞれに従がうメモリアクセス制御信号
を生成する第１のメモリアクセス制御回路と、DMAコン
トローラによるシステムバスを経由した高速メモリへの
アクセスをシステムバスのプロトコルに従がい処理する
第２のメモリアクセス制御回路と、バス間を第１と第２
のメモリアクセス制御回路により生成される制御信号に
基づき接続／分離するバッファが付加される。
（作用） 上記構成において、CPUによる高速メモリアクセス
は、ローカルのバス調停は、パーソナルコンピュータに
おいては標準的な方式でバスを介して高速に行なわれ
る。CPUによる低速メモリ入出力デバィス等のアクセス
はシステムバスを経由して行なわれる。DMAコントロー
ラによるアクセスは、まずCPUとの間でホールド／ホー
ルドアクノリッジ信号のやりとりを行なってから実行さ
れる。DMAコントローラによる低速メモリアクセスはシ
ステムバスを経由,DMAコントローラによる高速メモリア
クセスもシステムバスを経由して行なわれる。
は、ローカルのバス調停は、パーソナルコンピュータに
おいては標準的な方式でバスを介して高速に行なわれ
る。CPUによる低速メモリ入出力デバィス等のアクセス
はシステムバスを経由して行なわれる。DMAコントロー
ラによるアクセスは、まずCPUとの間でホールド／ホー
ルドアクノリッジ信号のやりとりを行なってから実行さ
れる。DMAコントローラによる低速メモリアクセスはシ
ステムバスを経由,DMAコントローラによる高速メモリア
クセスもシステムバスを経由して行なわれる。
このことにより、システムバス方式のアーキテクチャ
とソフトウェア互換性を保ちながらCPUの高速性、メモ
リの高速性を生かしたシステム作りが可能となる。
とソフトウェア互換性を保ちながらCPUの高速性、メモ
リの高速性を生かしたシステム作りが可能となる。
（実施例） 以下、図面を使用して本発明実施例について詳述す
る。第１図は本発明の実施例を示すブロック図である。
図において、11はCPUである。12は高速メモリで、この
図では制御回路も含めて１個のブロックで示してある。
CPU11と高速メモリ12は、ローカルバス17を介して接続
される。図では、CPU11と高速メモリ12は、６のシステ
ムバス16でも接続されているようになっている。しか
し、実際には、システムバス16を介したアクセスはされ
ない。13はDMAコントローラ（DMAC）であり、入出力デ
バィス15と低速メモリ14及び高速メモリ12とのデータ転
送を、システムバス16を介して行う。DMAコントローラ1
3が動作する時は、CPU11に対してホールド信号（ライン
19）を発生する。CPU11はホールドアクノレッジ信号
（ライン18）を返すことで、DMAコントローラ13に対し
てシステムバス16の使用を許可する。この方式のバス調
停は、パーソナルコンピュータにおいて、標準的な方式
である。DMAコントローラ13が動作状態にあるとき、CPU
11はホールド状態にあるため、システムバス16のみなら
ず、ローカルバス17も使用していない。ホールドアクノ
レッジ信号は、高速メモリ12にも入力され、現在のバス
マスタDMAコントローラ13であることを示すために使わ
れる。第２図は第１図に示したローカルバスとCPU、高
速メモリ周辺の構成をより詳細に示したブロック図であ
る。図において、101はCPUである。102はCPU/メモリア
クセス制御回路で、この制御回路102を備えた理由は２
つである。１つは、CPU101のバスサイクルを、ローカル
バスサイクルかあるいはシステムバスサイクルかを判別
し、対応した制御を行うことである。他の１つは、CPU1
01またはDMAコントローラ13による高速メモリに対する
メモリアクセスを実際に制御することである。103は、
高速メモリ103のデータはローカルバスに直結され、シ
ステムバスに対しては、バッファ104を介して接続され
ている。バッファ104の存在には２つの理由がある。１
つはCPU101がシステムバスサイクルを行う時に、ローカ
ルバスをシステムバスへ接続すること、他の１つはDMA
コントローラによる高速メモリ103に対するアクセス時
に、システムバスをローカルバスへ接続することであ
る。それ以外のときはローカルバス（111/112）とシス
テムバス（113/114）は分離される。バス111を伝播する
信号は、ローカルバスのデータであり、CPU101と高速メ
モリ103に直結される。112はローカルバスのアドレスと
コントロール信号が伝播するバスであり、CPU101から出
力されるアドレス／コントロール信号がCPU/メモリアク
セス制御回路102へ供給される。113は、システムバスの
データである。114は、システムバスのアドレスとコン
トロール信号である。115は、DMACからのホールド信
号、116はDMACに対するホールドアクノレッジ信号がそ
れぞれ伝播する制御信号ラインである。117は、高速メ
モリ103に対する制御信号が伝播するラインで、高速メ
モリ103がＤ−RAMで構成される場合、マルチプレクスさ
れたアドレス,RAS,CAS,WEなどの信号が伝播する。118
は、バッファ104のイネーブル／ディセーブル、方向を
制御する制御信号が伝播するラインである。
る。第１図は本発明の実施例を示すブロック図である。
図において、11はCPUである。12は高速メモリで、この
図では制御回路も含めて１個のブロックで示してある。
CPU11と高速メモリ12は、ローカルバス17を介して接続
される。図では、CPU11と高速メモリ12は、６のシステ
ムバス16でも接続されているようになっている。しか
し、実際には、システムバス16を介したアクセスはされ
ない。13はDMAコントローラ（DMAC）であり、入出力デ
バィス15と低速メモリ14及び高速メモリ12とのデータ転
送を、システムバス16を介して行う。DMAコントローラ1
3が動作する時は、CPU11に対してホールド信号（ライン
19）を発生する。CPU11はホールドアクノレッジ信号
（ライン18）を返すことで、DMAコントローラ13に対し
てシステムバス16の使用を許可する。この方式のバス調
停は、パーソナルコンピュータにおいて、標準的な方式
である。DMAコントローラ13が動作状態にあるとき、CPU
11はホールド状態にあるため、システムバス16のみなら
ず、ローカルバス17も使用していない。ホールドアクノ
レッジ信号は、高速メモリ12にも入力され、現在のバス
マスタDMAコントローラ13であることを示すために使わ
れる。第２図は第１図に示したローカルバスとCPU、高
速メモリ周辺の構成をより詳細に示したブロック図であ
る。図において、101はCPUである。102はCPU/メモリア
クセス制御回路で、この制御回路102を備えた理由は２
つである。１つは、CPU101のバスサイクルを、ローカル
バスサイクルかあるいはシステムバスサイクルかを判別
し、対応した制御を行うことである。他の１つは、CPU1
01またはDMAコントローラ13による高速メモリに対する
メモリアクセスを実際に制御することである。103は、
高速メモリ103のデータはローカルバスに直結され、シ
ステムバスに対しては、バッファ104を介して接続され
ている。バッファ104の存在には２つの理由がある。１
つはCPU101がシステムバスサイクルを行う時に、ローカ
ルバスをシステムバスへ接続すること、他の１つはDMA
コントローラによる高速メモリ103に対するアクセス時
に、システムバスをローカルバスへ接続することであ
る。それ以外のときはローカルバス（111/112）とシス
テムバス（113/114）は分離される。バス111を伝播する
信号は、ローカルバスのデータであり、CPU101と高速メ
モリ103に直結される。112はローカルバスのアドレスと
コントロール信号が伝播するバスであり、CPU101から出
力されるアドレス／コントロール信号がCPU/メモリアク
セス制御回路102へ供給される。113は、システムバスの
データである。114は、システムバスのアドレスとコン
トロール信号である。115は、DMACからのホールド信
号、116はDMACに対するホールドアクノレッジ信号がそ
れぞれ伝播する制御信号ラインである。117は、高速メ
モリ103に対する制御信号が伝播するラインで、高速メ
モリ103がＤ−RAMで構成される場合、マルチプレクスさ
れたアドレス,RAS,CAS,WEなどの信号が伝播する。118
は、バッファ104のイネーブル／ディセーブル、方向を
制御する制御信号が伝播するラインである。
以下、本発明実施例の動作について詳細に説明する。
まず、第１図を使用して概略動作から説明する。CPU11
による高速メモリ12アクセスはローカルバス17を経由し
て高速に行われる。CPU11による低速メモリ14アクセ
ス、入出力デバィス15アクセス等のアクセスは、システ
ムバス16を経由して行われる。DMAコントローラ13によ
るアクセスは、まずCPU11との間で、ホールド／ホール
ドアクノレッジ信号のやりとりを行ってから行われる。
DMAコントローラ13による低速メモリ14アクセスは、シ
ステムバス16を経由して、DMAコントローラ13による高
速メモリアクセスも、システムバス16を経由して行われ
る。DMAコントローラ13側から見ると、システムバス16
のメモリアクセスプロトコルに従ってメモリアクセスを
行っており、高速メモリ12、低速メモリ14の区別はな
い。違うのはメモリアドレスだけである。
まず、第１図を使用して概略動作から説明する。CPU11
による高速メモリ12アクセスはローカルバス17を経由し
て高速に行われる。CPU11による低速メモリ14アクセ
ス、入出力デバィス15アクセス等のアクセスは、システ
ムバス16を経由して行われる。DMAコントローラ13によ
るアクセスは、まずCPU11との間で、ホールド／ホール
ドアクノレッジ信号のやりとりを行ってから行われる。
DMAコントローラ13による低速メモリ14アクセスは、シ
ステムバス16を経由して、DMAコントローラ13による高
速メモリアクセスも、システムバス16を経由して行われ
る。DMAコントローラ13側から見ると、システムバス16
のメモリアクセスプロトコルに従ってメモリアクセスを
行っており、高速メモリ12、低速メモリ14の区別はな
い。違うのはメモリアドレスだけである。
次に、第２図を用いより詳細な動作を説明する。ま
ず、CPUによる高速メモリアクセスから説明する。CPU/
メモリアクセス制御回路102は、まず、アドレス／コン
トロール信号ライン112を伝播する信号を見て、CPU101
による高速メモリアクセスサイクルであることを検出す
る。信号ライン118を伝播する制御信号により、バッフ
ァ104をディスエーブルし、ローカルバス（111）のデー
タとシステムバス113のデータを分離する。システムバ
ス114のアドレス／コントロールはフローティング状態
にする。制御信号（ライン117）により、高速メモリ103
を高速でアクセスする制御を行う。ローカルバス111を
通してCPU101と高速メモリ103との間でデータが転送さ
れる。
ず、CPUによる高速メモリアクセスから説明する。CPU/
メモリアクセス制御回路102は、まず、アドレス／コン
トロール信号ライン112を伝播する信号を見て、CPU101
による高速メモリアクセスサイクルであることを検出す
る。信号ライン118を伝播する制御信号により、バッフ
ァ104をディスエーブルし、ローカルバス（111）のデー
タとシステムバス113のデータを分離する。システムバ
ス114のアドレス／コントロールはフローティング状態
にする。制御信号（ライン117）により、高速メモリ103
を高速でアクセスする制御を行う。ローカルバス111を
通してCPU101と高速メモリ103との間でデータが転送さ
れる。
次に、CPUによるシステムバスサイクルについて説明
する。CPU/メモリアクセス制御回路102は、ライン112を
伝播するアドレス／コントロール信号を見て、CPU101に
よる低速メモリアクセス、または入出力デバィスアクセ
ス等であることを検出する。ライン118を伝播する制御
信号により、バッファ104をイネーブルし、ローカルバ
ス111のデータとシステムバス113のデータを接続する。
ライン114を伝播するシステムバスのアドレス／コント
ロール信号を、システムバスのプロトコルに従ってドラ
イブする。CPU101は、ローカルバス111のデータ，バッ
ファ104,システムバスのデータ（ライン113）を経由し
て、システムバス上の低速メモリや入出力デバィス等
と、データの転送を行う。この間、メモリ制御信号（ラ
イン117）は、高速メモリ103に対するアクセスが行われ
ないように制御される。
する。CPU/メモリアクセス制御回路102は、ライン112を
伝播するアドレス／コントロール信号を見て、CPU101に
よる低速メモリアクセス、または入出力デバィスアクセ
ス等であることを検出する。ライン118を伝播する制御
信号により、バッファ104をイネーブルし、ローカルバ
ス111のデータとシステムバス113のデータを接続する。
ライン114を伝播するシステムバスのアドレス／コント
ロール信号を、システムバスのプロトコルに従ってドラ
イブする。CPU101は、ローカルバス111のデータ，バッ
ファ104,システムバスのデータ（ライン113）を経由し
て、システムバス上の低速メモリや入出力デバィス等
と、データの転送を行う。この間、メモリ制御信号（ラ
イン117）は、高速メモリ103に対するアクセスが行われ
ないように制御される。
次に、DMAコントロールによるアクセス権の確立につ
いて説明する。DMAコントローラは、CPU101に対して、
ホールド信号（ライン115）をアクティブにする。CPU10
1は、ホールドアクノレッジ信号（ライン116）をアクテ
ィブにし、DMAコントローラに対して、システムバスの
使用を許可する。同時に、ローカルバス（111/112）の
使用も中断する。CPU/メモリアクセス制御回路102は、
ホールドアクノレッジ信号（ライン116）がアクティブ
であることを検知してDMAコントローラによるシステム
バスの使用が行われている。
いて説明する。DMAコントローラは、CPU101に対して、
ホールド信号（ライン115）をアクティブにする。CPU10
1は、ホールドアクノレッジ信号（ライン116）をアクテ
ィブにし、DMAコントローラに対して、システムバスの
使用を許可する。同時に、ローカルバス（111/112）の
使用も中断する。CPU/メモリアクセス制御回路102は、
ホールドアクノレッジ信号（ライン116）がアクティブ
であることを検知してDMAコントローラによるシステム
バスの使用が行われている。
次に、DMAコントローラ13による低速メモリアクセス
について説明する。DMAコントローラは、システムバス
アドレス／コントロール信号（ライン114）をドライブ
する。CPU/メモリアクセス制御回路102は、高速メモリ1
03に対するアクセスではないことを知り、メモリ制御信
号（ライン117）により、高速メモリ103に対するアクセ
スが行われないようにする。低速メモリ14と入出力デバ
ィス15との間で、システムバス16を介してデータが転送
される。この間、制御信号（ライン118）は、バッファ1
04をディスエーブルし、システムバス113のデータとロ
ーカルバス111のデータを分離する。
について説明する。DMAコントローラは、システムバス
アドレス／コントロール信号（ライン114）をドライブ
する。CPU/メモリアクセス制御回路102は、高速メモリ1
03に対するアクセスではないことを知り、メモリ制御信
号（ライン117）により、高速メモリ103に対するアクセ
スが行われないようにする。低速メモリ14と入出力デバ
ィス15との間で、システムバス16を介してデータが転送
される。この間、制御信号（ライン118）は、バッファ1
04をディスエーブルし、システムバス113のデータとロ
ーカルバス111のデータを分離する。
最後に、DMAコントローラ13による高速メモリアクセ
スについて説明する。DMAコントローラ13は、システム
バスアドレス／コントロール信号（ライン114）をドラ
イブする。CPU/メモリアクセス制御回路102は、高速メ
モリ103に対するアクセスであることを判別する。制御
信号（ライン108）によりバッファ104をイネーブルし、
システムバス113のデータとローカルバス111のデータを
接続する。システムバスのアドレス／コントロール信号
（ライン114）を見て、システムバスのメモリアクセス
プロトコルに従って、比較的低速なメモリアクセスを行
う（メモリ制御信号（ライン117）による）。システム
バス113のデータ上に接続された、入出力デバィス15
（第１図）と、高速メモリ103との間で、システムバス1
13のデータ、バッファ104、ローカルバス111を経由し
て、データの転送が行われる。尚、この間、CPU101は、
ローカルバス111を解放し続けている。
スについて説明する。DMAコントローラ13は、システム
バスアドレス／コントロール信号（ライン114）をドラ
イブする。CPU/メモリアクセス制御回路102は、高速メ
モリ103に対するアクセスであることを判別する。制御
信号（ライン108）によりバッファ104をイネーブルし、
システムバス113のデータとローカルバス111のデータを
接続する。システムバスのアドレス／コントロール信号
（ライン114）を見て、システムバスのメモリアクセス
プロトコルに従って、比較的低速なメモリアクセスを行
う（メモリ制御信号（ライン117）による）。システム
バス113のデータ上に接続された、入出力デバィス15
（第１図）と、高速メモリ103との間で、システムバス1
13のデータ、バッファ104、ローカルバス111を経由し
て、データの転送が行われる。尚、この間、CPU101は、
ローカルバス111を解放し続けている。
尚、本発明実施例では、ローカルバスのデータとシス
テムバスのデータとを接続／分離するためのバッファを
２目的で共用化した。しかし、これに限定されるもので
はなく、バッファを別々に持つ構成、その他制御回路を
別々に持つ構成なども同様に可能である。
テムバスのデータとを接続／分離するためのバッファを
２目的で共用化した。しかし、これに限定されるもので
はなく、バッファを別々に持つ構成、その他制御回路を
別々に持つ構成なども同様に可能である。
以上説明の様に本発明に従えば以下に列挙する効果が
得られる。
得られる。
（１） システムバス方式のアーキテクチャとソフトウ
ェア互換性を保ちながら、CPUの高速性、メモリの高速
性を生かしたシステムバスを構築出来る。
ェア互換性を保ちながら、CPUの高速性、メモリの高速
性を生かしたシステムバスを構築出来る。
（２） CPUとDMAコントローラとのホールド／ホールド
アクノレッジに基づくバス調停を利用しているので、比
較的実現が容易である。
アクノレッジに基づくバス調停を利用しているので、比
較的実現が容易である。
（３） DMAコントローラによる高速メモリへのアクセ
スについては、システムバスのメモリアクセスプロトコ
ルに従っており、ハードウェア的な互換性を保つことが
できる。
スについては、システムバスのメモリアクセスプロトコ
ルに従っており、ハードウェア的な互換性を保つことが
できる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示したブロック中、ローカルバス、CPU、高速メ
モリ周辺を詳細に示したブロック図、第３図，第４図は
ともに従来の構成例を示すブロック図である。 11……CPU、12……高速メモリ、13……DMAコントロー
ラ、14……低速メモリ、15……入出力デバィス、16……
システムバス、17……ローカルバス、18……信号ライン
（ホールドアクノレッジ）、19……信号ライン（ホール
ド）。
１図に示したブロック中、ローカルバス、CPU、高速メ
モリ周辺を詳細に示したブロック図、第３図，第４図は
ともに従来の構成例を示すブロック図である。 11……CPU、12……高速メモリ、13……DMAコントロー
ラ、14……低速メモリ、15……入出力デバィス、16……
システムバス、17……ローカルバス、18……信号ライン
（ホールドアクノレッジ）、19……信号ライン（ホール
ド）。
Claims (1)
- 【請求項１】CPU,メモリ,DMAコントローラを含む入出力
デバイスがシステムバスを介して共通接続され、上記CP
Uとは更にローカルバスを介して比較的高速なメモリが
接続されて成る情報処理装置において、上記CPUによる
ローカルバスを介した上記高速メモリへのアクセス及び
システムバスへのアクセスを検知し、それぞれに従がう
メモリアクセス制御信号を生成する第１のメモリアクセ
ス制御回路と、上記DMAコントローラによるシステムバ
スを経由した上記高速メモリへのアクセスをシステムバ
スのプロトコルに従がい処理する第２のメモリアクセス
制御回路と、上記バス間を上記第１と第２のメモリアク
セス制御回路により生成される制御信号に基づき接続／
分離するバッファとを具備したことを特徴とするメモリ
アクセス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19088587A JP2565916B2 (ja) | 1987-07-30 | 1987-07-30 | メモリアクセス制御装置 |
| US07/689,720 US5280589A (en) | 1987-07-30 | 1991-04-22 | Memory access control system for use with a relatively small size data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19088587A JP2565916B2 (ja) | 1987-07-30 | 1987-07-30 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6433657A JPS6433657A (en) | 1989-02-03 |
| JP2565916B2 true JP2565916B2 (ja) | 1996-12-18 |
Family
ID=16265363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19088587A Expired - Fee Related JP2565916B2 (ja) | 1987-07-30 | 1987-07-30 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565916B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341544A (ja) * | 1989-07-07 | 1991-02-22 | Hitachi Ltd | マルチバスデータ転送制御方式のデータ処理装置 |
| KR100290495B1 (ko) * | 1994-12-23 | 2001-06-01 | 로데릭 더블류 루이스 | 다중 데이터 경로를 갖는 메인 메모리 시스템 |
-
1987
- 1987-07-30 JP JP19088587A patent/JP2565916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6433657A (en) | 1989-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |