JP2671743B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2671743B2 JP2671743B2 JP5083191A JP8319193A JP2671743B2 JP 2671743 B2 JP2671743 B2 JP 2671743B2 JP 5083191 A JP5083191 A JP 5083191A JP 8319193 A JP8319193 A JP 8319193A JP 2671743 B2 JP2671743 B2 JP 2671743B2
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- JP
- Japan
- Prior art keywords
- bus
- dedicated
- data
- serial communication
- circuit
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- Microcomputers (AREA)
- Computer And Data Communications (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に中央処理装置と周辺回路とがバスを共有化
するためのマイクロコンピュータに関する。
に関し、特に中央処理装置と周辺回路とがバスを共有化
するためのマイクロコンピュータに関する。
【０００２】
【従来の技術】近年、ＩＳＤＮ等の高速デジタル通信網
が整備されてきている。それに伴い高速に通信をおこな
い、通信デ−タを高速に処理するマイクロコンピュ−タ
（以下、マイコンと称する）が求められている。また、
マイコンには周辺回路を内蔵するタイプがある。周辺回
路には、割り込みコントロ−ラ、ダイレクト・アクセス
・メモリコントロ−ラ（以降、ＤＭＡと称する）、タイ
マ−、シリアル通信回路、などの種々のものがある。
が整備されてきている。それに伴い高速に通信をおこな
い、通信デ−タを高速に処理するマイクロコンピュ−タ
（以下、マイコンと称する）が求められている。また、
マイコンには周辺回路を内蔵するタイプがある。周辺回
路には、割り込みコントロ−ラ、ダイレクト・アクセス
・メモリコントロ−ラ（以降、ＤＭＡと称する）、タイ
マ−、シリアル通信回路、などの種々のものがある。
【０００３】周辺回路を内蔵したマイコンで高速に通信
をおこなうためには、マイコンと周辺回路とのデータ転
送およびシリアル通信回路とＤＭＡとのデータ転送が独
立しておこなえることが必要である。
をおこなうためには、マイコンと周辺回路とのデータ転
送およびシリアル通信回路とＤＭＡとのデータ転送が独
立しておこなえることが必要である。
【０００４】ここで示すマイコンは、シリアル通信回路
とＤＭＡを内蔵し専用のバスで接続されているので、Ｃ
ＰＵが周辺回路に別のバスを使用しデータ転送中にも、
専用のバスを使用してシリアル通信回路にデータを転送
できるため、高速通信に適している。
とＤＭＡを内蔵し専用のバスで接続されているので、Ｃ
ＰＵが周辺回路に別のバスを使用しデータ転送中にも、
専用のバスを使用してシリアル通信回路にデータを転送
できるため、高速通信に適している。
【０００５】この高速の通信データ処理に適した従来例
の一つであるマイコンの構成を示す図２を参照すると、
マイコン２０１は、プログラムを実行しデータを処理す
る中央処理装置（以降、ＣＰＵと称する）２０２と、Ｃ
ＰＵ２０２の指示により動作するタイマー等で構成され
る周辺回路２０３と、マイコン外部の機器とデータを通
信するためのシリアル通信回路２０４とシリアル通信回
路２０４のデータを専用に転送する専用ＤＭＡ２０５と
で構成される。
の一つであるマイコンの構成を示す図２を参照すると、
マイコン２０１は、プログラムを実行しデータを処理す
る中央処理装置（以降、ＣＰＵと称する）２０２と、Ｃ
ＰＵ２０２の指示により動作するタイマー等で構成され
る周辺回路２０３と、マイコン外部の機器とデータを通
信するためのシリアル通信回路２０４とシリアル通信回
路２０４のデータを専用に転送する専用ＤＭＡ２０５と
で構成される。
【０００６】ＣＰＵ２０２はマイコン外部のメインメモ
リ２０６と接続され、メインメモリ２０６内のプログラ
ムを実行する。また、専用ＤＭＡ２０５はマイコン外部
のローカルメモリ２０７と接続され、ローカルメモリ２
０７には、専用ＤＭＡ２０５によって転送するデータを
格納する。
リ２０６と接続され、メインメモリ２０６内のプログラ
ムを実行する。また、専用ＤＭＡ２０５はマイコン外部
のローカルメモリ２０７と接続され、ローカルメモリ２
０７には、専用ＤＭＡ２０５によって転送するデータを
格納する。
【０００７】ＣＰＵ２０２は共通バス２０８を使用し、
周辺回路２０３、シリアル通信回路２０４および専用Ｄ
ＭＡ２０５にコマンドを発行し動作を指示したり、デー
タを読み出したり書込んだりする。
周辺回路２０３、シリアル通信回路２０４および専用Ｄ
ＭＡ２０５にコマンドを発行し動作を指示したり、デー
タを読み出したり書込んだりする。
【０００８】専用バス２０９は、シリアル通信回路２０
４と専用ＤＭＡ２０５とに接続されている。専用バス２
０９は、受信したデータを専用ＤＭＡ２０５に転送し、
シリアル通信回路２０４が必要な送信データを専用ＤＭ
Ａ２０５に転送するのに使用する。
４と専用ＤＭＡ２０５とに接続されている。専用バス２
０９は、受信したデータを専用ＤＭＡ２０５に転送し、
シリアル通信回路２０４が必要な送信データを専用ＤＭ
Ａ２０５に転送するのに使用する。
【０００９】シリアル通信回路２０４と専用ＤＭＡ２０
５を内蔵したマイコン２０１では、シリアル通信回路２
０４より要求された通信データを専用ＤＭＡ２０５が高
速に転送するために専用バス２０９を設けたため、シリ
コンで形成された集積回路上の面積が増大し、経済的負
担が増える欠点があった。また、シリアル通信回路２０
４は、専用バス２０９と接続するため再設計する必要が
あり設計に時間がかかる問題があった。
５を内蔵したマイコン２０１では、シリアル通信回路２
０４より要求された通信データを専用ＤＭＡ２０５が高
速に転送するために専用バス２０９を設けたため、シリ
コンで形成された集積回路上の面積が増大し、経済的負
担が増える欠点があった。また、シリアル通信回路２０
４は、専用バス２０９と接続するため再設計する必要が
あり設計に時間がかかる問題があった。
【００１０】上述の問題点を解決した高速通信に適した
マイコンが特許公報に開示されている（特公昭６１−５
２５０７号公報）。図３を参照しながらこのマイコンを
説明する。
マイコンが特許公報に開示されている（特公昭６１−５
２５０７号公報）。図３を参照しながらこのマイコンを
説明する。
【００１１】マイコン３０１は、プログラメを実行しデ
ータを処理するＣＰＵ３０２と、ＣＰＵ３０２の指示に
より動作するタイマー等の周辺回路３０３と、マイコン
外部の機器とデータを通信するためのシリアル通信回路
３０４と、シリアル通信回路３０４のデータを専用に転
送する専用ＤＭＡ３０５とからなる。
ータを処理するＣＰＵ３０２と、ＣＰＵ３０２の指示に
より動作するタイマー等の周辺回路３０３と、マイコン
外部の機器とデータを通信するためのシリアル通信回路
３０４と、シリアル通信回路３０４のデータを専用に転
送する専用ＤＭＡ３０５とからなる。
【００１２】共通バス３０６は、ＣＰＵ３０２と周辺回
路３０３とを接続する。専用バス３０７は、シリアル通
信回路３０４と専用ＤＭＡ３０５とを接続する。共通バ
ス３０６および専用バス３０７は、周辺回路３０３、シ
リアル通信回路３０４および専用ＤＭＡ３０５のアドレ
ス情報をのせるアドレスバス３０６Ａおよび３０７Ａな
らびにデータバス３０６Ｄおよび３０７Ｄとからなる。
共通バス３０６と専用バス３０７はバス駆動回路３０８
と接続され、バス駆動回路３０８により両方のバスを接
続することができる。バス駆動制御回路３０９はＣＰＵ
より制御されバス駆動回路３０８を制御する。
路３０３とを接続する。専用バス３０７は、シリアル通
信回路３０４と専用ＤＭＡ３０５とを接続する。共通バ
ス３０６および専用バス３０７は、周辺回路３０３、シ
リアル通信回路３０４および専用ＤＭＡ３０５のアドレ
ス情報をのせるアドレスバス３０６Ａおよび３０７Ａな
らびにデータバス３０６Ｄおよび３０７Ｄとからなる。
共通バス３０６と専用バス３０７はバス駆動回路３０８
と接続され、バス駆動回路３０８により両方のバスを接
続することができる。バス駆動制御回路３０９はＣＰＵ
より制御されバス駆動回路３０８を制御する。
【００１３】ＣＰＵ３０２は共通バス３０６を使用し周
辺回路３０３にデータを書込んだり読みだしたりする。
シリアル通信回路３０４と専用ＤＭＡ３０５は、専用バ
ス３０７を使用してシリアル通信回路３０４が受信した
データを専用ＤＭＡ３０５に転送し、また、シリアル通
信回路３０４が必要な送信データを、専用ＤＭＡ３０５
に転送する。
辺回路３０３にデータを書込んだり読みだしたりする。
シリアル通信回路３０４と専用ＤＭＡ３０５は、専用バ
ス３０７を使用してシリアル通信回路３０４が受信した
データを専用ＤＭＡ３０５に転送し、また、シリアル通
信回路３０４が必要な送信データを、専用ＤＭＡ３０５
に転送する。
【００１４】ＣＰＵ３０２はメインメモリ３１０と接続
され、メインメモリ３１０内のプログラムを実行する。
また、専用ＤＭＡ３０５はローカルモメリ３１１に接続
されローカルメモリ３１１には専用ＤＭＡ３０５によっ
て転送するデータを格納する。
され、メインメモリ３１０内のプログラムを実行する。
また、専用ＤＭＡ３０５はローカルモメリ３１１に接続
されローカルメモリ３１１には専用ＤＭＡ３０５によっ
て転送するデータを格納する。
【００１５】ＣＰＵ３０２は内部にアドレス判別回路３
１２と専用バス制御回路３１３をもつ。アドレス判別回
路３１２は、ＣＰＵ３０２がバスを介してアクセスする
場合に、シリアル通信回路３０４と専用ＤＭＡ３０５の
アドレスかそれ以外のアドレスかどうか判別し、シリア
ル通信回路３０４と専用ＤＭＡ３０５のアドレスであっ
た場合、判別信号３１４を発生する。
１２と専用バス制御回路３１３をもつ。アドレス判別回
路３１２は、ＣＰＵ３０２がバスを介してアクセスする
場合に、シリアル通信回路３０４と専用ＤＭＡ３０５の
アドレスかそれ以外のアドレスかどうか判別し、シリア
ル通信回路３０４と専用ＤＭＡ３０５のアドレスであっ
た場合、判別信号３１４を発生する。
【００１６】リード信号３１５はＣＰＵ３０２より出力
されバス駆動制御回路３０９に入力され、ＣＰＵ３０２
がバスを介してデータを読みだす際に出力される信号で
ある。ライト信号３１６はＣＰＵ３０２より出力されバ
ス駆動制御回路３０９に入力され、ＣＰＵ３０２がバス
を介してデータを書込む際に出力される信号である。
されバス駆動制御回路３０９に入力され、ＣＰＵ３０２
がバスを介してデータを読みだす際に出力される信号で
ある。ライト信号３１６はＣＰＵ３０２より出力されバ
ス駆動制御回路３０９に入力され、ＣＰＵ３０２がバス
を介してデータを書込む際に出力される信号である。
【００１７】バス駆動回路３０８は、バッファ３１７と
バッファ３１８とバッファ３１９とよりなる。バッファ
３１７は、ＣＰＵ３０２より出力された判別信号３１４
を入力すると、共通バス３０６のアドレスバス３０６Ａ
のアドレスを専用バス３０７のアドレスバス３０７Ａへ
受け渡す。バッファＢ３１８は、バス駆動制御回路３０
９より制御信号Ｂ３２０を入力すると、専用バス３０７
のデータバス３０７Ｄのデータを共通バス３０６へ受け
渡す。バッファ３１９は、バス駆動制御回路３０９より
制御信号Ｃ３２１を入力すると、共通バス３０６のデー
タバス３０６Ｄのデータを専用バス３０７へ受け渡す。
バッファ３１８とバッファ３１９とよりなる。バッファ
３１７は、ＣＰＵ３０２より出力された判別信号３１４
を入力すると、共通バス３０６のアドレスバス３０６Ａ
のアドレスを専用バス３０７のアドレスバス３０７Ａへ
受け渡す。バッファＢ３１８は、バス駆動制御回路３０
９より制御信号Ｂ３２０を入力すると、専用バス３０７
のデータバス３０７Ｄのデータを共通バス３０６へ受け
渡す。バッファ３１９は、バス駆動制御回路３０９より
制御信号Ｃ３２１を入力すると、共通バス３０６のデー
タバス３０６Ｄのデータを専用バス３０７へ受け渡す。
【００１８】バス駆動制御回路３０９は、判別信号３１
４とリード信号３１５が両方入力された場合、制御信号
Ｂ３２０を出力し、バッファ３１８は制御信号Ｂ３２０
により、専用バス３０７から共通バス３０６へデータを
読みだせるように両方のバスを接続し駆動する。さら
に、バス駆動制御回路３０９は、判別信号３１４とライ
ト信号３１６が両方入力された場合、制御信号３２１を
出力しバッファ３１９は制御信号Ｃ３２１により共通バ
ス３０６から専用バス３０７へデータを書込めるように
バスを接続し、駆動する。
４とリード信号３１５が両方入力された場合、制御信号
Ｂ３２０を出力し、バッファ３１８は制御信号Ｂ３２０
により、専用バス３０７から共通バス３０６へデータを
読みだせるように両方のバスを接続し駆動する。さら
に、バス駆動制御回路３０９は、判別信号３１４とライ
ト信号３１６が両方入力された場合、制御信号３２１を
出力しバッファ３１９は制御信号Ｃ３２１により共通バ
ス３０６から専用バス３０７へデータを書込めるように
バスを接続し、駆動する。
【００１９】専用ＤＭＡ３０５は、共通バス３０６を使
用するときに、専用バス制御回路３１３に対して、専用
バス使用要求信号３２２を出力する。専用バス制御回路
３１３は、アドレス判別回路３１２より出力された判別
信号３１４が入力されていないとき、言い換えれば、Ｃ
ＰＵ３０２が専用バス３０７を使用しないときでかつ、
専用バス使用要求信号３２２を入力されたとき、専用バ
ス使用許可信号３２３を、専用ＤＭＡ３０５に出力す
る。
用するときに、専用バス制御回路３１３に対して、専用
バス使用要求信号３２２を出力する。専用バス制御回路
３１３は、アドレス判別回路３１２より出力された判別
信号３１４が入力されていないとき、言い換えれば、Ｃ
ＰＵ３０２が専用バス３０７を使用しないときでかつ、
専用バス使用要求信号３２２を入力されたとき、専用バ
ス使用許可信号３２３を、専用ＤＭＡ３０５に出力す
る。
【００２０】ＣＰＵ３０２はメインメモリ３１０に格納
された命令にしたがって、専用ＤＭＡ３０５または、シ
リアル通信回路３０４に対してアドレスを計算する。ア
ドレス判別回路３１２はアドレスを判別し、判別信号３
１４を出力する。この時、リード信号３１５またはライ
ト信号３１６が出力されているので、バス駆動制御回路
３０９は、それに応じて、制御信号３２０または制御信
号３２１を出力する。バッファ３１８およびバッファ３
１９はその信号に応じて、共通バス３０６のデータバス
３０６Ｄと専用バス３０７のデータバス３０７Ｄを接続
し駆動する。また、バッファ３１７は、出力された判別
信号３１４により共通バス３０６のアドレスバス３０６
Ａと専用バス３０７のアドレスバス３０７Ａとを接続し
駆動する。
された命令にしたがって、専用ＤＭＡ３０５または、シ
リアル通信回路３０４に対してアドレスを計算する。ア
ドレス判別回路３１２はアドレスを判別し、判別信号３
１４を出力する。この時、リード信号３１５またはライ
ト信号３１６が出力されているので、バス駆動制御回路
３０９は、それに応じて、制御信号３２０または制御信
号３２１を出力する。バッファ３１８およびバッファ３
１９はその信号に応じて、共通バス３０６のデータバス
３０６Ｄと専用バス３０７のデータバス３０７Ｄを接続
し駆動する。また、バッファ３１７は、出力された判別
信号３１４により共通バス３０６のアドレスバス３０６
Ａと専用バス３０７のアドレスバス３０７Ａとを接続し
駆動する。
【００２１】このとき、専用ＤＭＡ３０５が専用バス３
０７を使用してシリアル通信回路３０４のデータを転送
しようとすると、ＣＰＵ３０２内の専用バス制御回路３
１３は判別信号３１４が出力されているので、専用バス
使用許可信号３２３を出力しない。したがって、専用Ｄ
ＭＡ３０５は、専用バス３０７を使用しないので、専用
バス３０７と共通バス３０６と接続して、ＣＰＵ３０２
がデータの読み書きをすることができる。
０７を使用してシリアル通信回路３０４のデータを転送
しようとすると、ＣＰＵ３０２内の専用バス制御回路３
１３は判別信号３１４が出力されているので、専用バス
使用許可信号３２３を出力しない。したがって、専用Ｄ
ＭＡ３０５は、専用バス３０７を使用しないので、専用
バス３０７と共通バス３０６と接続して、ＣＰＵ３０２
がデータの読み書きをすることができる。
【００２２】専用ＤＭＡ３０５とシリアル通信回路３０
４のデータ転送について説明する。専用ＤＭＡ３０５は
シリアル通信回路３０４からデータ転送の要求がある
と、ＣＰＵ３０２の専用バス制御回路３１３にバス使用
要求信号３２２を出力する。ＣＰＵ３０２が共通バス３
０６を使用しなければ、判別信号３１４は出力されない
ので、専用バス制御回路３１３はバス使用許可信号３２
３を専用ＤＭＡ３０５に出力する。専用バス使用許可信
号３２３を受けた専用ＤＭＡ３０５は、シリアル通信回
路３０４が送信データを要求していれば、ローカルメモ
リ３１１よりデータを読み取り、シリアル通信回路３０
４にデータを転送する。シリアル通信回路３０４が受信
データの転送を要求していれば、専用ＤＭＡ３０５はシ
リアル通信回路３０４よりデータを読みだし、ローカル
メモリ３１１に転送する。
４のデータ転送について説明する。専用ＤＭＡ３０５は
シリアル通信回路３０４からデータ転送の要求がある
と、ＣＰＵ３０２の専用バス制御回路３１３にバス使用
要求信号３２２を出力する。ＣＰＵ３０２が共通バス３
０６を使用しなければ、判別信号３１４は出力されない
ので、専用バス制御回路３１３はバス使用許可信号３２
３を専用ＤＭＡ３０５に出力する。専用バス使用許可信
号３２３を受けた専用ＤＭＡ３０５は、シリアル通信回
路３０４が送信データを要求していれば、ローカルメモ
リ３１１よりデータを読み取り、シリアル通信回路３０
４にデータを転送する。シリアル通信回路３０４が受信
データの転送を要求していれば、専用ＤＭＡ３０５はシ
リアル通信回路３０４よりデータを読みだし、ローカル
メモリ３１１に転送する。
【００２３】
【発明が解決しようとする課題】しかしながら、上述の
マイコンを高速通信に適するマイコンに応用した場合、
専用バスに接続された周辺装置が専用バスを利用する度
にＣＰＵに対してバス使用要求信号を出力し許可信号を
もらう必要がある。そのための専用バス制御回路が必要
であり、中央処理装置に第２のバスを使用するかどうか
を判別する回路であるアドレス判別回路を設ける必要が
あることから、回路が複雑となり経済的負担が増えると
いう問題があった。
マイコンを高速通信に適するマイコンに応用した場合、
専用バスに接続された周辺装置が専用バスを利用する度
にＣＰＵに対してバス使用要求信号を出力し許可信号を
もらう必要がある。そのための専用バス制御回路が必要
であり、中央処理装置に第２のバスを使用するかどうか
を判別する回路であるアドレス判別回路を設ける必要が
あることから、回路が複雑となり経済的負担が増えると
いう問題があった。
【００２４】したがって、本発明の目的は、回路をより
簡易にして経済的に負担のすくない高速通信データ処理
用マイコンを提供することにある。
簡易にして経済的に負担のすくない高速通信データ処理
用マイコンを提供することにある。
【００２５】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、中央処理装置とタイマー等の周辺装置とを接
続する第１のバスと、シリアル通信回路と専用ダイレク
ト・メモリ・アクセス（以下ＤＭＡと略す）・コントロ
ーラとを接続する第２のバスと、前記第１のバスと前記
第２のバスとの間に前記第１のバスと前記第２のバスと
を接続する接続装置とを備え、前記接続装置は、前記専
用ＤＭＡコントローラの転送回数終了時に出力する第１
の割り込み信号がアクティブでかつ前記中央処理装置が
前記中央処理装置のデータ書き込み時に出力する書き込
み制御信号がアクティブの時前記第１のバスと前記第２
のバスとを接続するまたは前記シリアル通信回路が通信
エラーを検出した時に発生する第２の割り込み信号がア
クティブでかつ前記第２の割り込み信号を受けて前記中
央処理装置が前記シリアル通信回路の通信エラー状態を
読みとるための読み取り制御信号がアクティブの時前記
第１のバスと前記第２のバスとを接続するように制御さ
れる構成である。
ュータは、中央処理装置とタイマー等の周辺装置とを接
続する第１のバスと、シリアル通信回路と専用ダイレク
ト・メモリ・アクセス（以下ＤＭＡと略す）・コントロ
ーラとを接続する第２のバスと、前記第１のバスと前記
第２のバスとの間に前記第１のバスと前記第２のバスと
を接続する接続装置とを備え、前記接続装置は、前記専
用ＤＭＡコントローラの転送回数終了時に出力する第１
の割り込み信号がアクティブでかつ前記中央処理装置が
前記中央処理装置のデータ書き込み時に出力する書き込
み制御信号がアクティブの時前記第１のバスと前記第２
のバスとを接続するまたは前記シリアル通信回路が通信
エラーを検出した時に発生する第２の割り込み信号がア
クティブでかつ前記第２の割り込み信号を受けて前記中
央処理装置が前記シリアル通信回路の通信エラー状態を
読みとるための読み取り制御信号がアクティブの時前記
第１のバスと前記第２のバスとを接続するように制御さ
れる構成である。
【００２６】
【実施例】次に本発明の一実施例のマイクロコンピュー
タについて、図１を参照して説明する。
タについて、図１を参照して説明する。
【００２７】マイコン１０１は、プログラムを実行しデ
ータを処理するＣＰＵ１０２と、ＣＰＵ１０２の指示に
より動作するタイマー等の周辺回路１０３と、マイコン
外部の機器とデータ通信するためのシリアル通信回路１
０４と、シリアル通信回路１０４のデータを専用に転送
する専用ＤＭＡ１０５とからなる。
ータを処理するＣＰＵ１０２と、ＣＰＵ１０２の指示に
より動作するタイマー等の周辺回路１０３と、マイコン
外部の機器とデータ通信するためのシリアル通信回路１
０４と、シリアル通信回路１０４のデータを専用に転送
する専用ＤＭＡ１０５とからなる。
【００２８】共通バス１０６は、ＣＰＵ１０２と周辺回
路１０３とを接続する。専用バス１０７はシリアル通信
回路１０４と専用ＤＭＡ１０５とを接続する。共通バス
１０６と専用バス１０７は、周辺回路１０３、シリアル
通信回路１０４および専用ＤＭＡ回路１０５のアドレス
情報をのせるアドレスバス１０６Ａおよび１０７Ａなら
びにデータをのせるデータバス１０６Ｄおよび１０７Ｄ
とからなる。
路１０３とを接続する。専用バス１０７はシリアル通信
回路１０４と専用ＤＭＡ１０５とを接続する。共通バス
１０６と専用バス１０７は、周辺回路１０３、シリアル
通信回路１０４および専用ＤＭＡ回路１０５のアドレス
情報をのせるアドレスバス１０６Ａおよび１０７Ａなら
びにデータをのせるデータバス１０６Ｄおよび１０７Ｄ
とからなる。
【００２９】共通バス１０６のアドレスバス１０６Ａと
専用バス１０７のアドレスバス１０７Ａとはバッファ１
０８により接続され、共通バス１０６のデータバス１０
６Ｄと専用バス１０７のデータバス１０７Ｄは、バッフ
ァ１０９およびバッファ１１０とで接続される。バッフ
ァ１０９は専用バス１０７から共通バス１０６の方向へ
ドライブするように接続する。バッファ１１０は共通バ
ス１０６から専用バス１０７の方向へドライブするよう
に接続する。
専用バス１０７のアドレスバス１０７Ａとはバッファ１
０８により接続され、共通バス１０６のデータバス１０
６Ｄと専用バス１０７のデータバス１０７Ｄは、バッフ
ァ１０９およびバッファ１１０とで接続される。バッフ
ァ１０９は専用バス１０７から共通バス１０６の方向へ
ドライブするように接続する。バッファ１１０は共通バ
ス１０６から専用バス１０７の方向へドライブするよう
に接続する。
【００３０】ＣＰＵ１０２は共通バス１０６を使用し、
周辺回路１０３にデータを書込んだり読みだしたりす
る。専用バス１０７はシリアル通信回路１０４と専用Ｄ
ＭＡ１０５とに接続しシリアル通信回路１０４が受信し
たデータを専用ＤＭＡ１０５に転送し、また、シリアル
通信回路１０４が必要な送信データを、専用ＤＭＡ１０
５に転送するのに使用する。ＣＰＵ１０２はメインメモ
リ１１１と接続され、メインメモリ１１１内のプログラ
ムを実行する。また、専用ＤＭＡ１０５はローカルメモ
リ１１２と接続され、ローカルメモリ１１２には、専用
ＤＭＡ１０５によって転送するデータを格納する。
周辺回路１０３にデータを書込んだり読みだしたりす
る。専用バス１０７はシリアル通信回路１０４と専用Ｄ
ＭＡ１０５とに接続しシリアル通信回路１０４が受信し
たデータを専用ＤＭＡ１０５に転送し、また、シリアル
通信回路１０４が必要な送信データを、専用ＤＭＡ１０
５に転送するのに使用する。ＣＰＵ１０２はメインメモ
リ１１１と接続され、メインメモリ１１１内のプログラ
ムを実行する。また、専用ＤＭＡ１０５はローカルメモ
リ１１２と接続され、ローカルメモリ１１２には、専用
ＤＭＡ１０５によって転送するデータを格納する。
【００３１】リード信号１１３はＣＰＵ１０２より出力
されＡＮＤゲート１１５に入力され、ＣＰＵ１０２がバ
スを介してデータを読みだす際に出力される信号であ
る。ライト信号１１４は、ＣＰＵ１０２より出力されＡ
ＮＤゲート１１６に入力され、ＣＰＵ１０２がバスを介
してデータを書込む際に出力される信号である。
されＡＮＤゲート１１５に入力され、ＣＰＵ１０２がバ
スを介してデータを読みだす際に出力される信号であ
る。ライト信号１１４は、ＣＰＵ１０２より出力されＡ
ＮＤゲート１１６に入力され、ＣＰＵ１０２がバスを介
してデータを書込む際に出力される信号である。
【００３２】割り込み信号１１７は、シリアル通信回路
１０４が通信データにエラーが生じた場合に発生する信
号で、ＣＰＵ１０２とＯＲゲート１１９に入力される。
割り込み信号１１８は、専用ＤＭＡ１０５のデータ転送
数が０になった場合に発生する信号で、ＣＰＵ１０２と
ＯＲゲート１１９に入力される。ＯＲゲート１１９の出
力は、ＡＮＤゲート１１５とＡＮＤゲート１１６に入力
される。
１０４が通信データにエラーが生じた場合に発生する信
号で、ＣＰＵ１０２とＯＲゲート１１９に入力される。
割り込み信号１１８は、専用ＤＭＡ１０５のデータ転送
数が０になった場合に発生する信号で、ＣＰＵ１０２と
ＯＲゲート１１９に入力される。ＯＲゲート１１９の出
力は、ＡＮＤゲート１１５とＡＮＤゲート１１６に入力
される。
【００３３】バッファ１０８は、ＯＲゲート１１９の出
力により共通バス１０６のアドレスバス１０６Ａのアド
レスを専用バス１０７へ受け渡しドライブする。バッフ
ァ１０９は、ＡＮＤゲート１１６の出力により専用バス
１０７のデータバス１０７Ｄのデータを共通バス１０６
へ受け渡す。バッファ１１０は、ＡＮＤゲート１１０の
出力により共通バス１０６のデータバス１０６Ｄのデー
タを専用バス１０７へ受け渡す。
力により共通バス１０６のアドレスバス１０６Ａのアド
レスを専用バス１０７へ受け渡しドライブする。バッフ
ァ１０９は、ＡＮＤゲート１１６の出力により専用バス
１０７のデータバス１０７Ｄのデータを共通バス１０６
へ受け渡す。バッファ１１０は、ＡＮＤゲート１１０の
出力により共通バス１０６のデータバス１０６Ｄのデー
タを専用バス１０７へ受け渡す。
【００３４】次に本発明の実施例のマイコン１０１の動
作について説明する。
作について説明する。
【００３５】はじめに、ＣＰＵ１０２は、シリアル通信
回路１０４の初期設定であるプロトコルの設定をおこな
う。また、専用ＤＭＡ１０５に対して、転送データの開
始アドレスや、転送回数を設定する。
回路１０４の初期設定であるプロトコルの設定をおこな
う。また、専用ＤＭＡ１０５に対して、転送データの開
始アドレスや、転送回数を設定する。
【００３６】このとき、専用ＤＭＡ１０５の転送回数
は”０”なので、割り込み信号１１８が出力されてい
る。割り込み信号１１８により、ＯＲゲート１１９が活
性化されるので、バッファ１０８は共通バス１０６のア
ドレスバス１０６Ａと専用バス１０７のアドレスバス１
０７Ａを接続する。ＣＰＵ１０２が設定をおこなうデー
タ書込み時には、ライト信号１１４が出力され、このラ
イト信号はＯＲゲート１１９を介して割り込み信号１１
８と共にＡＮＤゲート１１５に入力される。そしてＡＮ
Ｄゲート１１５の出力によりバッファ１１０は専用バス
１０７と共通バス１０６とを接続する。
は”０”なので、割り込み信号１１８が出力されてい
る。割り込み信号１１８により、ＯＲゲート１１９が活
性化されるので、バッファ１０８は共通バス１０６のア
ドレスバス１０６Ａと専用バス１０７のアドレスバス１
０７Ａを接続する。ＣＰＵ１０２が設定をおこなうデー
タ書込み時には、ライト信号１１４が出力され、このラ
イト信号はＯＲゲート１１９を介して割り込み信号１１
８と共にＡＮＤゲート１１５に入力される。そしてＡＮ
Ｄゲート１１５の出力によりバッファ１１０は専用バス
１０７と共通バス１０６とを接続する。
【００３７】以上のように、接続された専用バス１０
７、共通バス１０６を介して、ＣＰＵ１０２は初期設定
をおこない、シリアル通信回路１０４や専用ＤＭＡ１０
５の設定レジスタに対して、制御データを書込むことが
できる。
７、共通バス１０６を介して、ＣＰＵ１０２は初期設定
をおこない、シリアル通信回路１０４や専用ＤＭＡ１０
５の設定レジスタに対して、制御データを書込むことが
できる。
【００３８】シリアル通信回路１０４は、初期設定以
降、データの転送終了後、専用ＤＭＡ１０５にデータの
転送をおこなってもらうので、通信においてデータ転送
エラーが発生しなければ、ＣＰＵ１０２より制御する必
要がない。
降、データの転送終了後、専用ＤＭＡ１０５にデータの
転送をおこなってもらうので、通信においてデータ転送
エラーが発生しなければ、ＣＰＵ１０２より制御する必
要がない。
【００３９】専用ＤＭＡ１０５は、設定された転送回数
にしたがい、シリアル通信回路１０４にデータを転送す
る。設定された転送回数のデータ転送終了後、専用ＤＭ
Ａ１０５は割り込み信号１１８を発生する。ＣＰＵ１０
２は、割り込み信号１１８を検出した後、専用ＤＭＡ１
０５に対して再びデータの転送をおこなうために、転送
データの開始アドレスや、転送回数の設定をおこなう。
割り込み信号１１８が発生しＯＲゲート１１９が活性化
され、ＣＰＵ１０２のデータ書込み時にライト信号１１
４が発生するので、ＡＮＤゲート１１５を介してバッフ
ァ１１０により、専用バス１０７と共通バス１０６は接
続され、ＣＰＵ１０２は専用ＤＭＡ１０５に対してデー
タを書込むことができる。なお、専用ＤＭＡ１０５に対
してデータの書込みが終了後、割り込み信号１１８の出
力は終了するので、専用バース１０７と共通バス１０６
は切断される。
にしたがい、シリアル通信回路１０４にデータを転送す
る。設定された転送回数のデータ転送終了後、専用ＤＭ
Ａ１０５は割り込み信号１１８を発生する。ＣＰＵ１０
２は、割り込み信号１１８を検出した後、専用ＤＭＡ１
０５に対して再びデータの転送をおこなうために、転送
データの開始アドレスや、転送回数の設定をおこなう。
割り込み信号１１８が発生しＯＲゲート１１９が活性化
され、ＣＰＵ１０２のデータ書込み時にライト信号１１
４が発生するので、ＡＮＤゲート１１５を介してバッフ
ァ１１０により、専用バス１０７と共通バス１０６は接
続され、ＣＰＵ１０２は専用ＤＭＡ１０５に対してデー
タを書込むことができる。なお、専用ＤＭＡ１０５に対
してデータの書込みが終了後、割り込み信号１１８の出
力は終了するので、専用バース１０７と共通バス１０６
は切断される。
【００４０】シリアル通信において、データ転送にエラ
ーが発生すると、シリアル通信回路１０４はデータ転送
をおこなわず、割り込み信号１１７を発生させる。ＣＰ
Ｕ１０２は割り込み信号１１７を受けて、エラー回復の
処理を行うおこなうため、シリアル通信回路１０４の状
態を読み取る。ＣＰＵ１０２はシリアル通信回路１０４
の状態を読みとるためリード信号１１３を出力する。割
り込み信号１１７により活性化されたＯＲゲート１１９
の出力とリード信号１１３が入力されたＡＮＤゲート１
１６を介して、バッファ１０９により、専用バス１０７
と共通バス１０６とを接続し、ＣＰＵ１０２はデータを
読みだすことができる。
ーが発生すると、シリアル通信回路１０４はデータ転送
をおこなわず、割り込み信号１１７を発生させる。ＣＰ
Ｕ１０２は割り込み信号１１７を受けて、エラー回復の
処理を行うおこなうため、シリアル通信回路１０４の状
態を読み取る。ＣＰＵ１０２はシリアル通信回路１０４
の状態を読みとるためリード信号１１３を出力する。割
り込み信号１１７により活性化されたＯＲゲート１１９
の出力とリード信号１１３が入力されたＡＮＤゲート１
１６を介して、バッファ１０９により、専用バス１０７
と共通バス１０６とを接続し、ＣＰＵ１０２はデータを
読みだすことができる。
【００４１】ＣＰＵ１０２は読みだしたデータに応じ
て、シリアル通信回路１０４にエラー回復の制御データ
を書込む。ＣＰＵ１０２がデータを書込む際には、ライ
ト信号１１４が出力される。ライト信号１１４と、割り
込み信号１１７により活性化されたＯＲゲート１１９の
出力とが入力されたＡＮＤゲート１１５を介して、バッ
ファ１１０が共通バス１０６と専用バス１０７を接続す
るので、ＣＰＵ１０２はシリアル通信回路１０４に制御
データを書込むことができる。すべてのエラー処理終了
後、割り込み終了制御データをシリアル通信回路１０４
に書込むと、割り込み信号１１７はストップするので、
専用バス１０７と共通バス１０６は切断される。
て、シリアル通信回路１０４にエラー回復の制御データ
を書込む。ＣＰＵ１０２がデータを書込む際には、ライ
ト信号１１４が出力される。ライト信号１１４と、割り
込み信号１１７により活性化されたＯＲゲート１１９の
出力とが入力されたＡＮＤゲート１１５を介して、バッ
ファ１１０が共通バス１０６と専用バス１０７を接続す
るので、ＣＰＵ１０２はシリアル通信回路１０４に制御
データを書込むことができる。すべてのエラー処理終了
後、割り込み終了制御データをシリアル通信回路１０４
に書込むと、割り込み信号１１７はストップするので、
専用バス１０７と共通バス１０６は切断される。
【００４２】
【発明の効果】以上説明したように、シリアル通信回路
と専用ＤＭＡに対して、ＣＰＵから制御データを送るの
は、割り込み信号が出力された場合である。また、その
時、専用バスは専用ＤＭＡで使用されていないので、共
通バスと専用バスを接続することができる。割り込み信
号が発生しないときには、専用バスと共通バスは接続さ
れていないので、ＣＰＵが周辺回路にデータを送るの
と、専用ＤＭＡがシリアル通信回路にデータを同時に送
ることができるので、高速信号に適する。
と専用ＤＭＡに対して、ＣＰＵから制御データを送るの
は、割り込み信号が出力された場合である。また、その
時、専用バスは専用ＤＭＡで使用されていないので、共
通バスと専用バスを接続することができる。割り込み信
号が発生しないときには、専用バスと共通バスは接続さ
れていないので、ＣＰＵが周辺回路にデータを送るの
と、専用ＤＭＡがシリアル通信回路にデータを同時に送
ることができるので、高速信号に適する。
【００４３】本発明では、シリアル通信回路およびＤＭ
Ａ転送回路に制御のためのデータを送るのは、ＤＭＡの
初期化の時点と、終了の時点およびエラー発生時にのみ
必要であるという点を利用し、割り込み信号によって、
２つのバスの接続を制御する。
Ａ転送回路に制御のためのデータを送るのは、ＤＭＡの
初期化の時点と、終了の時点およびエラー発生時にのみ
必要であるという点を利用し、割り込み信号によって、
２つのバスの接続を制御する。
【００４４】したがって、従来必要であった専用バス制
御回路およびアドレス判別回路が不用になり、回路がよ
り簡易になり、経済的に負担がすくないという利点を有
する。
御回路およびアドレス判別回路が不用になり、回路がよ
り簡易になり、経済的に負担がすくないという利点を有
する。
【図１】本発明の一実施例のマイコンを示すブロック図
である。
である。
【図２】従来のマイコンを示すブロック図である。
【図３】従来のマイコンを示す他のブロック図である。
１０１，２０１，３０１ マイコン １０２，２０２，３０２ ＣＰＵ １０３，２０３，３０３ 周辺回路 １０４，２０４，３０４ シリアル通信回路 １０５，２０５，３０５ 専用ＤＭＡ １０６，２０８，３０６ 共通バス １０６Ａ，１０７Ａ，３０６Ａ，３０７Ａ アドレス
バス １０６Ｄ，１０７Ｄ，３０６Ｄ，３０７Ｄ データバ
ス １０７，２０９，３０７ 専用バス １０８，１０９，１１０，３１７，３１８，３１９
バッファ １１１，２０６，３１０ メインメモリ １１２，２０７，３１１ ローカルメモリ １１３，３１５ リード信号 １１４，３１６ ライト信号 １１５，１１６ ＡＮＤゲート １１７，１１８，３２２，３２３ 割込み信号 １１９ ＯＲゲート ３０８ バス駆動回路 ３０９ バス駆動制御回路 ３１２ アドレス判別回路 ３１３ 専用バス制御回路 ３１４ 判別信号 ３２０，３２１ 制御信号
バス １０６Ｄ，１０７Ｄ，３０６Ｄ，３０７Ｄ データバ
ス １０７，２０９，３０７ 専用バス １０８，１０９，１１０，３１７，３１８，３１９
バッファ １１１，２０６，３１０ メインメモリ １１２，２０７，３１１ ローカルメモリ １１３，３１５ リード信号 １１４，３１６ ライト信号 １１５，１１６ ＡＮＤゲート １１７，１１８，３２２，３２３ 割込み信号 １１９ ＯＲゲート ３０８ バス駆動回路 ３０９ バス駆動制御回路 ３１２ アドレス判別回路 ３１３ 専用バス制御回路 ３１４ 判別信号 ３２０，３２１ 制御信号
Claims (1)
- 【請求項１】 中央処理装置とタイマー等の周辺装置と
を接続する第１のバスと、シリアル通信回路と専用ダイ
レクト・メモリ・アクセス（以下ＤＭＡと略す）・コン
トローラとを接続する第２のバスと、前記第１のバスと
前記第２のバスとの間に前記第１のバスと前記第２のバ
スとを接続する接続装置とを備え、前記接続装置は、前
記専用ＤＭＡコントローラの転送回数終了時に出力する
第１の割り込み信号がアクティブでかつ前記中央処理装
置が前記中央処理装置のデータ書き込み時に出力する書
き込み制御信号がアクティブの時前記第１のバスと前記
第２のバスとを接続するまたは前記シリアル通信回路が
通信エラーを検出した時に発生する第２の割り込み信号
がアクティブでかつ前記第２の割り込み信号を受けて前
記中央処理装置が前記シリアル通信回路の通信エラー状
態を読みとるための読み取り制御信号がアクティブの時
前記第１のバスと前記第２のバスとを接続するように制
御されることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083191A JP2671743B2 (ja) | 1993-04-09 | 1993-04-09 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083191A JP2671743B2 (ja) | 1993-04-09 | 1993-04-09 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06301635A JPH06301635A (ja) | 1994-10-28 |
| JP2671743B2 true JP2671743B2 (ja) | 1997-10-29 |
Family
ID=13795438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083191A Expired - Fee Related JP2671743B2 (ja) | 1993-04-09 | 1993-04-09 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671743B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130662A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | 情報処理システム |
| JPH04545A (ja) * | 1990-04-17 | 1992-01-06 | Yamaha Corp | 通信制御回路 |
-
1993
- 1993-04-09 JP JP5083191A patent/JP2671743B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06301635A (ja) | 1994-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |
|
| LAPS | Cancellation because of no payment of annual fees |