JP3504266B2 - エンハンス型並列ポート - Google Patents

エンハンス型並列ポート

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JP3504266B2
JP3504266B2 JP50380294A JP50380294A JP3504266B2 JP 3504266 B2 JP3504266 B2 JP 3504266B2 JP 50380294 A JP50380294 A JP 50380294A JP 50380294 A JP50380294 A JP 50380294A JP 3504266 B2 JP3504266 B2 JP 3504266B2
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epp
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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、コンピュータ・システムに関し、更に詳し
くは、標準並列ポート・コネクタの能力と帯域幅とを増
加させながら、他方で、データ転送に対するソフトウェ
ア・オーバヘッドが実質的に縮小されることでシステム
の能力を向上させバス拡張のために利用可能にするハー
ドウェアを含む既存の並列ポート・インターフェースと
の互換性を同時に維持する、エンハンス型並列ポート
（enhanced parallel port）（EPP）インターフェース
に関する。
2.従来技術の説明 IBM型のPC/AT互換のパーソナル・コンピュータには、
増設メモリ記憶デバイスや、テープ・バックアップ・シ
ステムや、ネットワーク・インターフェース回路などを
含む種々のI/O装置に適応するための、比較的限られた
数の入力／出力（I/O）拡張スロットが備わっている。
たとえばCD−ROMなどの種々のI/O装置への消費者の要求
が高まることにより、付加的なI/O装置のための拡張能
力への絶えることなく増加するニーズという傾向をサポ
ートするために、種々の解答が知られている。たとえ
ば、付加的なI/O装置は、パーソナル・コンピュータ内
の既存の拡張スロットに接続され得る。既存の拡張スロ
ットが使用できないのであれば、拡張バスによって付加
的なI/Oスロットの組を提供することが知られている。I
BM型PC/AT互換及び互換でない（たとえば、PCMCIO）拡
張バスが知られている。
このような構成では、I/O装置の付加は、既存の拡張
スロット又は拡張バスによって作られる付加的な拡張ス
ロットによってサポートされているいずれの場合でも、
比較的面倒であり、コンピュータ技術者による作業が一
般的に要求されて、これは、I/O装置付加のための全体
的なコストを増加させる。このような問題を回避するた
めに、標準並列ポートを拡張能力のために用いることが
知られている。標準並列ポートは疑い無く最も単純で最
もコストもかからない解決策ではあるが、そのような場
合には、並列ポートの使用に伴う別の問題が存在してい
る。更に詳しくは、並列ポートは、比較的遅いインター
フェースであることが知られている。特に、並列ポート
は、過去においては、主に、データ圧縮を想定しない場
合で最大ブロック転送速度がおよそ500キロビット／秒
であるプリンタをサポートするために開発された。ブロ
ック転送速度は、当該装置へのデータ転送をサポートす
るのに要求されるソフト・オーバヘッドによって、制限
される。たとえば、４ないし６の命令がデータを転送す
るのに要求されるのが典型的である。詳しくは、典型的
な転送は以下の通りである。すなわち、 １）データをデータ・ポートに書き込み、 ２）ストローブ信号を出し（assert）、 ３）ビジー（busy）入力をチェックし、 ４）ビジー信号がアクティブならば、ステップ３に進
み、 ５）ビジー信号がアクティブでなければ、ストローブを
クリアし、 ６）ブロックが転送されていなければ、ステップ１に進
む。
標準並列ポートを介しての比較的遅いデータ転送の問
題は、より新しいIBM型PC/AT互換コンピュータのますま
す高速化するクロック速度によっては解決されない。そ
のような場合には、命令当たりの機械クロック・サイク
ルの数が単に増加するだけであり、よって、同じ転送速
度が維持される。
発明の概要 本発明の目的は、パーソナル・コンピュータに関連し
て知られている種々の問題を解決することである。
本発明の別の目的は、比較的便利であってコンピュー
タ技術者の作業を要求しない付加的なI/O装置へのイン
ターフェースを提供することである。
本発明の更に別の目的は、標準並列ポート・コネクタ
を介してのデータ転送をサポートするのに要求されるソ
フトウェア・オーバヘッドを減少させることである。
本発明の更に別の目的は、標準並列ポート・コネクタ
を介してのデータ転送速度を高めることである。
本発明の更に別の目的は、既存の並列ポート・インタ
ーフェースとの互換性を維持する並列ポート・コネクタ
のための特別の目的を有するインターフェースを提供す
ることである。
図面の簡単な説明 本発明のこれらの及びそれ以外の目的は、以下の明細
書と添付の図面とを参照することによって容易に理解さ
れよう。
図１は、本発明の多機能並列ポート・コネクタのピン
アウト図であり、括弧内には互換的なピン機能を示して
ある。
図２は、アドレス復号論理と本発明のエンハンス型並
列ポート（EPP）インターフェースの一部を形成する構
成レジスタとの簡略化された回路図である。
図３は、本発明のEPPインターフェースの回路図であ
る。
好適実施例の詳細な説明 本発明は、標準並列ポート・コネクタを介してのブロ
ック・データ転送のためのソフトウェア・オーバヘッド
を著しく縮小（reduce）させることが可能なエンハンス
型の並列ポート（EPP）ハードウェア・インターフェー
スに関する。それにより、データ転送速度は著しく向上
し、付加的なI/O装置をサポートするバス拡張のための
並列ポートが望まれる度合いを増加させる。特に、本発
明によるEPPインターフェースによれば、種々のI/O装置
及びバス拡張装置を直接に並列ポート・コネクタに接続
できるようにしてコンピュータ・ハウジング内の既存の
拡張スロットへのアクセスを不要にすることにより、コ
ンピュータ技術者により、かなり迅速かつ安価にバス拡
張が可能になる。たとえば、帯域幅の増加によって、EP
Pインターフェースは、ポータブル・パーソナル・コン
ピュータを含むパーソナル・コンピュータが、標準並列
ポート・コネクタによってローカル・エリア・ネットワ
ーク（LAN）にかなり迅速かつ容易に接続されることを
可能にする。更に、標準並列ポート・インターフェース
とのバックワード・コンパティビリティによって、EPP
インターフェースは、スモール・システム・コンピュー
タ・インターフェース（SSCI）等の複数のI/Oをサポー
トするコネクタが、標準並列ポート・コネクタに接続さ
れることを可能にする。
EPP外部アーキテクチャ 本発明によるEPPインターフェースは、図１に示した
標準的な25ピンのＤタイプのコネクタ20と共に用いるよ
うになっている。本発明によるEPPインターフェース回
路は、図２及び図３に示されており、コネクタ20に接続
されて、通常モードとEPPモードとの２つのモードの動
作をサポートする。通常モードの動作においては、並列
ポート・コネクタ20は、標準並列ポート・インターフェ
ースとして動作するが、いくつかのピンが、以下で説明
するように、オープン・ドレイン・ドライバ（open−dr
ain driver）ではなくCMOSドライバによって駆動される
点だけが異なる。しかし、これらのCMOS駆動のピンは、
通常モードの動作の間には、双方向のデータ転送に用い
られるようになっている。
通常モードの動作の間のピンの機能は、次の表１に定
義されているように標準的である。
EPPモードの動作では、ピン機能のいくつかは表２に
示すように再定義される。対応する標準並列ポート信号
の機能は、括弧の中に示してある。
コネクタ20に加えて、EPPインターフェースの外部ア
ーキテクチャは、図２に示されている付加的な回路を含
み得る。しかし、そのような回路は、以下で説明するよ
うに、図３に図解されている回路と共にチップ上に含ま
れることも可能である。
示されているように、この外部アーキテクチャは、１
つ又は複数の構成レジスタ（configuration register）
22と、ATタイプのシステム・バス26に接続されたアドレ
ス復号回路24とを含む。構成レジスタ22及びアドレス復
号回路24とインターフェースするシステム・バス信号
は、次の表３に示されている。
構成レジスタ22は、基本入出力システム（BIOS）ソフ
トウェアによって制御されているEPPモード・イネーブ
ル・ビット、EPP−EN、をイネーブルするのに用いられ
る。種々の他のビットは、構成レジスタ22から利用可能
であって、アドレス復号論理24と図３に図解されている
EPPインターフェースの制御と共に用いられる。特に、
ビットLPT1EN、LPT2ENは、並列ポートが適切な割り込み
IRQ7又はIRQ5をイネーブルするためにLPT1とLPT2とのど
ちらとして構成されているかを示すのに用いられる。こ
れらのビットLPT1EN、LPT2ENは、また、以下で説明する
適切なアドレス復号信号を発生するのに用いられる。構
成ビットEXTPPは、通常モードの動作を表すのに用いら
れ、この通常モードの動作は、BIOSソフトウェアによっ
てEPP−EN構成ビットと同様の態様で制御され得る。
上述のように、構成レジスタ22は、図２に示すように
システム・バス26とインターフェースする。特に、シス
テム・データ・バスXD（7:0）は、構成レジスタ22に印
加される。更に、CPU（図示せず）をイネーブルして構
成レジスタ22への書き込み及び読み取りを行うために、
システムの読み取り及び書き込み制御信号−IOR及び−I
OWもまたそこへ印加される。
アドレス復号回路24は、通常及びEPPの両方のモード
の動作の間のアドレス復号のために用いられる。更に詳
しくは、以下でより詳細に述べるが、標準並列ポート・
インターフェースは、データ・レジスタ28と制御レジス
タ30とステータス（状態）・レジスタ32とを含む。LPT1
又はLPT2のいずれかとしての並列ポートの構成のための
これらのレジスタ28、30、32のアドレス・マッピング
は、次の表４に図解されている。
EPPモードの動作の間には、x7BHとx7FHとの間の並列
ポート・アドレスを次の表５に示すようにEPPインター
フェースに用いる。しかし、表４及び表５に示されるよ
うに、標準並列ポート・レジスタ28、30、32に対するア
ドレスx78H、x79H、x7AHは、EPPモードの動作の間は不
変である。
上述のように、アドレス復号回路24は、システム・バ
ス26に加えて構成（configuration）レジスタ22とイン
ターフェースする。特に、ポート数イネーブル信号LPT1
EN、LPT2ENと構成レジスタ22からのEPPモード・イネー
ブル信号EPP−ENとは、アドレス復号回路24に印加され
る。システム・データ・バスXD（7:0）とシステム・バ
ス制御信号AENともまた、アドレス復号回路24に印加さ
れる。信号AENは、システム・バス26が他のタスクでビ
ジーであることを示し、即ち、そのような条件の間にア
ドレス復号回路をディスエーブルするのに用いられる。
アドレス復号回路24は、よって、種々のアドレス復号
信号を発生し、これらの信号は、以下で説明するように
CPUが通常モードの動作とEPPモードの動作との両方の間
に表５に記載されているアドレスに書き込みを行う際
に、種々のレジスタを選択するのに用いられる。アドレ
ス復号回路24に対する論理式は、付録１に与えられてい
る。
特に、アドレス復号信号−CSDAT、−CSPCTRL、−CSPS
TATは、それぞれが、データ・レジスタ28、制御レジス
タ30、ステータス・レジスタ32に対する復号信号であ
る。これらの信号−CSDAT、−CSPCTRL、−CSPSTATは、C
PUが、表５に示されているアドレスx78H、x79H、x7AHに
それぞれ書き込みを行う際には常に、アクティブ・ロー
である。
アドレス復号信号CSEPPA、CSEPPDは、EPPモードの動
作の間に用いられる。これらの信号CSEPPA、CSEPPDは、
CPUが表５に示されているx7BHからx7FHに書き込みを行
う際には常に、アクティブ・ハイである。これらの信号
CSEPPA、CSEPPDは、ORゲート34を介してOR演算がなさ
れ、インバータ36によって反転されて、信号−CSEPPを
生じる。信号−CSEPPは、EPPモードの動作の間には、x7
BHとx7FHとの間のアドレスに対してアクティブ・ローで
ある。
アドレス復号信号CSEPPA、CSEPPDは、また、EPPモー
ドの動作の間に用いられるアドレス及びデータ・ストロ
ーブ信号EPP−AS、EPP−DSそれぞれを発生するのに用い
られる。特に、システム読み取り及び書き込み制御信号
−IOR、−IOWは、それぞれ、出力がインバータ40によっ
て反転されるNORゲート38の反転入力に印加される。イ
ンバータ40の出力は、I/O読み取り又は書き込みの一方
を示すが、ANDゲート42を介してアドレス復号信号CSEPP
AとAND演算され、EPPアドレス・ストローブ信号EPP−AS
を発生する。同様に、インバータ40の出力は、ANDゲー
ト44を介してアドレス復号信号CSEPPDとAND演算され、E
PPデータ・ストローブ信号EPP−DSを発生する。ストロ
ーブ信号はハードウェアで生成されるので、EPPモード
の動作の間の並列ポート・コネクタ20を介してのデータ
転送のためのソフトウェア・オーバヘッドは、単一の命
令に縮小できる（たとえば、REP OUTS DX,DWORD［S
1］）。
アドレス復号信号は、また、EPP書き込み信号EPPWPを
発生するのに用いられる。特に、システム書き込み信号
−IOWが、バッファの反転入力に印加され、ANDゲート48
を介してORゲート34の出力とAND演算されて、EPP書き込
み信号EPPWRを発生する。
本発明によるEPPインターフェースの外部アーキテク
チャもまた、割り込みをイネーブルする回路だけではな
く、CPUのサイクルを制御する回路を含んでいる。特
に、制御レジスタ30とステータス・レジスタ32とから入
手可能である並列ポート割り込みイネーブル及び割り込
み信号PPIEN、PPIRQが、並列ポートがLPT1又はLPT2とし
て構成されているかに依存して割り込みIRQ5又はIRQ7を
発生するのに用いられる。更に詳しくは、割り込み要求
信号PPIRQが３状態デバイス50、52に印加され、割り込
みIRQ5、IRQ7をそれぞれ発生し、これらの割り込みは、
次に、システム・バス26に印加される。３状態デバイス
50、52は、ANDゲート54、56のそれぞれ制御の下にあ
る。構成レジスタ22からの信号LPT2ENは、ANDゲート54
を介して割り込みイネーブル信号PP−IENとAND演算さ
れ、３状態デバイス50をイネーブルし、これは、次に、
IRQ5割り込みを発生する。同様の態様で、構成レジスタ
22から入手可能な信号LPT1ENは、ANDゲート56を介して
割り込みイネーブル信号PP−IENとAND演算され、３状態
デバイス52をイネーブルし、これが次に、IRQ5割り込み
を発生する。
本発明のもう１つの重要な特徴は、並列ポート・コネ
クタ20を介してのデータ転送速度をプログラムする能力
に関係する。これは、EPP準備（ready）信号EPPRDYを介
して達成されるが、この信号は、バス・チャンネル・レ
ディ信号IOCHRDYをローにして、EPPモードの動作の間に
バス・サイクルを拡張するのに用いられ得る。EPP準備
信号EPPRDYは、ステータス・レジスタ32の出力で入手可
能なタイミング信号である。この信号EPP−RDYは、イン
バータ58を介して反転され、ANDゲート60を介して、OR
ゲート34の出力と、EPPモードの動作の間の読み取り及
び書き込み動作の両方の間に転送速度を制御可能にする
バッファ40の出力と、AND演算される。ANDゲート60の出
力は、３状態デバイス62を制御し、その入力はローに結
び付けられる（tied）。３状態デバイス62の出力は、I/
Oチャネル準備信号IOCHRDYを、システム・バス26上でロ
ーにするのに用いられる。
以下で説明するように制御レジスタ30をクリアするた
めには、EPPインターフェースの外部アーキテクチャは
またインバータ64を含み得る。インバータ64は、制御レ
ジスタ30に印加されるアクティブ・ロー・システム・リ
セット信号−RESETを発生するのに用いられる。
内部アーキテクチャ 本発明によるEPPインターフェース論理の内部アーキ
テクチャは、図３に示されている。この内部アーキテク
チャは、EPP書き込みバッファ66とEPP読み取りバッファ
68とに加えて、標準並列ポート・ラッチ28と制御レジス
タ30とステータス・レジスタ32とを含む。EPPインター
フェース論理は25ピンのＤコネクタ20に接続され、標準
モードの動作とEPPモードの動作との両方での、コネク
タ20を介するデータ転送をイネーブルする。特に、標準
並列ポートの書き込みラッチ38の出力とEPP書き込みバ
ッファ66とにおいて入手可能である並列ポート・データ
・バスPPD（7:0）は、コネクタ20のピン２−９に与えら
れ、CPUが、標準モードの動作とEPPモードの動作との両
方で、並列ポート・コネクタ20に書き込むことを可能に
する。コネクタ20のピン18−25は共に接続され、接地さ
れている。上述のように、標準並列ポート信号のあるも
のは、EPPモードの動作の間に再定義される。詳しく
は、これらの信号は、ピン１、14、16、17それぞれにお
いて入手可能である−STROBE、−AFDXT、−INIT、−SLC
TINの信号である。CPUがこれらの信号を読み取ることを
可能にするために、これらの制御信号−STROBE、−AFDX
T、−INIT、−SLCTINは、複数のI/Oバッファ70、72、7
4、76によってバッファされる。I/Oバッファ70、72、7
4、76のそれぞれは、３状態デバイス78と、バッファ80
と、プルアップ・レジスタ82と、を含む。I/Oバッファ7
0、72、74、76によって、これらの信号が、ステータス
・レジスタ32を介してCPUによって再び読み取られるこ
とが可能になる。
上述のように、I/Oバッファ70、72、74、76は、コネ
クタ20とのインターフェースにも用いられる。よって、
制御論理によって生じる、バッファされた出力信号であ
る−BOSTRB、−BIOAFDT、−BOINIT、−BOSLTIは、以下
で説明するように、I/Oバッファ70、72、74、76それぞ
れの３状態デバイス78に印加され、次に、プルアップ・
レジスタ82を介してピン１、14、16、17に接続される。
I/Oバッファ70、72、74、76のそれぞれにおける３状態
デバイス78は、動作イネーブル信号STRBOE、AFDTOE、IN
ITOE、SLTIOEの制御の下にある。
I/Oバッファ86のそれぞれの内部バッファ80は、３状
態デバイス78の出力に接続される。これによりバッファ
された出力信号−BOSTRB、−BOAFDT、−BOINIT、−BOSL
TIがイネーブルされ、ステータス・レジスタ32におい
て、バッファされた入力信号−BISTRB、−BIAFDT、−BI
SLTIとして再び読み取られる。更に詳しくは、バッファ
された入力信号−BISTRB、−BIAFDT、−BISLTIは、直接
にステータス・レジスタ32のピン1A0、1A1、1A3に印加
される。バッファされた入力信号−BIINITは、インバー
タ116を介してステータス・レジスタ32のピン1A2に印加
される。
EPPモードがイネーブルされる場合には、信号−STROB
E、−AFDXT、−INIT、−SLCTINからの通常は開いている
コレクタ出力が12maCMOSドライバを用いて駆動されるこ
とに注意すべきである。これらのCMOSドライバは標準並
列ポート・インターフェースと互換でないので、自動ス
トローブ上の立ち上がり時間を減少させてより高速のサ
イクル時間を許容するには、そのようなドライバが必要
である。通常モードの動作の間には、これらの４つのイ
ンターフェース信号が、双方向のデータ転送に用いられ
得る。しかし、EPPモードがイネーブルされる場合に
は、信号はEPPインターフェースによって駆動されるの
で、周辺デバイスをこれらの信号を駆動するのに用いる
べきではない。即ち、EPPモードの動作の間にこれらの
信号を駆動しようとする周辺デバイスは、EPPインター
フェース又は周辺機器に損傷を与える可能性があるの
で、避けるべきである。
コネクタ20のピン10、12、13で入手可能なハンドシェ
ーク（handshake）・ステータス信号−PPACK、PE、SLCT
が、インバータ86、88、90を介してステータス・レジス
タ32にそれぞれ印加される。ハンドシェーク・ステータ
ス信号、BUSY、は、バッファ92を介してステータス・レ
ジスタ32に印加される。このようにして、ハンドシェー
ク・ステータス信号は、CPUによって読み取られること
が可能である。
上述のように、割り込み要求信号PPIRQが用いられ
て、割り込みIRQ5、IRQ7割り込みが発生する。この信号
PPIRQは、入力がインバータ90の出力で入手可能なRPACK
信号に結び付けられている（tied）インバータ94の出力
において入手可能である。
上述の割り込みイネーブル信号PPIENは、制御レジス
タ30のQ4出力端子において入手可能である。割り込みイ
ネーブル信号PPIENは、また、３状態デバイスを介してC
PUによって読み取られるようになっている。より詳しく
は、割り込みイネーブル信号PPIENは、出力がシステム
・データ・バスのXD4ラインに印加される３状態デバイ
ス96の入力に印加される。３状態デバイス96はNANDゲー
ト98に制御されており、このNANDゲート98の出力はイン
バータ100を介して３状態デバイス96の制御入力に結び
付けられている。I/O読み取り信号−IORは、制御レジス
タ復号信号−CSPCTRLと共に、NANDゲート98の反転入力
に印加され、CPUが制御レジスタ30の読み取りを開始す
る時は常に３状態デバイス96をイネーブルする。
並列ポート・エラー信号−ERRORは、コネクタ20のピ
ン15で入手可能であり、同様にCPUによって読み取られ
得る。更に詳しくは、−ERROR信号は、バッファ104を介
して３状態デバイス102に印加される。３状態デバイス1
02の出力は、次に、システム・データ・バスのXD3ライ
ンに印加される。３状態デバイス102は、インバータ108
を介してNANDゲート106に制御されている。システムI/O
読み取り信号−IORとアドレス復号信号−CSPSTATとが、
NANDゲート106の反転入力に印加され、CPUがステータス
・レジスタ32の読み取りを開始する時に３状態デバイス
をイネーブルする。
制御レジスタ30が、通常、標準並列ポートに用いられ
る。システム・データ・バスXD（6:0）は、制御レジス
タ30のD0−D6入力に接続され、通常モードの動作の間に
CPUがそれへ書き込みすることを可能にする。制御レジ
スタ出力信号Q0−Q3は、通常モードの動作の間に標準並
列ポート制御信号−STROBE、−AFDXT、−INIT、−SLCTI
Nを発生するのに用いられる。よって、通常モードの動
作の間には、これらの信号−STROBE、−AFDXT、−INI
T、−SLCTINは、ソフトウェアによって駆動され、上述
のソフトウェア・オーバヘッドをもたらす（account fo
r）。しかし、EPPモードの動作の間に、アドレス及びデ
ータ・ストローブ信号EPP−AS及びEPPDSとEPP書き込み
信号EPP−WRとは、外部EPPアーキテクチャとの関係で上
述したようにハードウェアによって駆動される。よっ
て、そのようなハードウェア駆動の信号を用いることに
より、ソフトウェア・オーバヘッドは、上述のように、
約４−６の命令から１つの命令に著しく縮小され得る。
したがって、並列ポートの帯域幅は、著しく増加するこ
とができる。
EPPモードの動作における信号−STROBE、−AFDXT、−
INIT、−SLCTINを再定義（fedefine）するためには、制
御レジスタ30のQ0、Q1、Q3出力信号は、複数のORゲート
110、112、114を介して、EPP−WR、EPP−DS、EPP−AS
と、それぞれOR演算がなされる。制御レジスタ30のQ2出
力は、インバータ116に印加される。通常モードの動作
の間は、EPPモード制御信号はローである。よって、そ
のような条件の間には、ORゲート110、112、114は、イ
ンバータ116と同様に制御レジスタ30の下にあり、標準
並列ポート制御信号を発生する。しかし、EPPモードの
動作の間には、制御レジスタ30は、システム・リセット
信号−RESETによってリセットされる。この状況におい
ては、ORゲート110、112、114は、表２に定義されたピ
ン機能を再定義するために、ハードウェアによって生成
されたEPPストローブ及び書き込み信号EPPDX、EPPAS、E
PPWRの制御の下にある。
EPPモード信号は、書き込み信号EPPWRと、データ・ス
トローブ信号EPPDSと、アドレス・ストローブ信号EPPAS
と、割り込み信号INTRとを含む。上述のように、割り込
み信号INTRは、通常モードの間に用いられるACK信号と
同じように機能する。
上述のように、通常及びEPPモード信号の両方が、OR
ゲート110、112、114に印加される。よって、ORゲート1
10、112、114の出力は、インバータ114の出力と共に、O
Rゲート118、120、122、124を介して、EPPイネーブル信
号EPP−ENとOR演算される。ORゲート118、120、122、12
4の出力は、動作イネーブル信号STRBOE、AFDTOE、INITO
E、SLTIOEを発生するのに用いられ、これらの動作イネ
ーブル信号は、I/Oバッファ70、72、74、76内の３状態
デバイス78に印加される。通常モードの動作に間には、
EPPイネーブル信号EPPENはローである。よって、このよ
うな条件の間には、ORゲート118、120、122、124は、OR
ゲート110、112、114とインバータ116との制御を受け、
通常モードのピン機能が、表１で定義されたように制御
レジスタ30を介してCPUによって選択されることを可能
にする。
ORゲート110、112、114とインバータ116との出力は、
ANDゲート126、128、130、132の入力に、インバータ13
4、136、138、140を介して、EPPイネーブル信号EPP−EN
と共に印加される。ANDゲート126、128、130、132の出
力は、バッファされた出力信号−BOSTRB、−BOAFPT、−
BOINIT、−BOSLTIを発生するために用いられ、これらの
バッファされた出力信号は、I/Oバッファ70、72、74、7
6のそれぞれにおける３状態デバイス78に印加される。
これらの３状態デバイス78の出力は、次に、並列ポート
・コネクタ20のピン１、14、16、17に印加される。
通常モードの動作の間に、ANDゲート126、128、130、
132は、EPP−EN信号がその条件の間にローであるから消
勢される。しかし、いったんEPPモードになれば、ANDゲ
ート126、128、130、132はORゲート110、112、114とイ
ンバータ116との制御を受ける。
上述のように、制御レジスタ30は、６ビットのレジス
タである。システム・データ・バスXD0−XD5は、この制
御レジスタのD0−D5入力に印加されて、CPUのそれへの
書き込みを可能にする。データは、NANDゲート142の制
御の下で、この制御レジスタに書き込まれる。システム
書き込み信号−IOWと制御レジスタ復号信号−CSPCTRLと
が、NANDゲート142の反転入力に印加されるが、このNAN
Dゲート142の出力は、制御レジスタ30のクロックCLK入
力に印加されて、CPUが上記の表４及び表５にあるよう
に制御レジスタ・アドレスに書き込みをする任意の時に
制御レジスタ30をイネーブルする。制御レジスタ30は、
制御レジスタ30のクリア入力CLRに印加されるシステム
・リセット信号−RESETを介してリセットされる。上述
のように、制御レジスタ30は、EPPモードの動作の間リ
セットされる。
ステータス・レジスタ32は、８ビットのレジスタであ
る。システム・データ・バスXD（7:0）は、ステータス
・レジスタ32の1A0−1A3及び2A0−2A3入力に印加され
る。出力ピン1Y0−1Y3の出力は、出力がステータス・レ
ジスタ32のENA入力に印加されるNANDゲート98の制御の
下に、制御信号としてCPUによって読み取られる。2Y0−
2Y3出力は、出力がステータス・レジスタ32のENB出力に
印加されるNANDゲート106の制御の下に、ステータス信
号としてCPUによって読み取られる。
標準並列ポート書き込みラッチ28は、８ビットのエッ
ジ・トリガー型（edge triggered）ラッチである。上述
のように、並列ポート・データ・バスPPD（7:0）は、Q0
−Q7出力に印加される。システム・データ・バスXD（7:
0）は、書き込みラッチ28のD0−D7入力に印加されて、C
PUのそれへの書き込みを可能にする。
データは、出力が書き込みラッチ28のクロック入力に
印加されるNANDゲート144の制御の下に、書き込みラッ
チ28に書き込まれる。システム読み取り制御信号−IOW
とチップ選択信号−CSPDATとは、NANDゲート144の反転
入力に印加される。よって、NANDゲート144の出力は、
−IOW及び−CSPDATの両方の信号がアクティブである場
合には、アクティブである。データは、NANDゲート144
からの出力がロー又はアクティブ状態からハイ又は非ア
クティブ状態に変わるときに、書き込みラッチ144によ
ってラッチされる。
書き込みラッチ28の出力制御は、NANDゲート146の制
御の下にある。特に、書き込みラッチ28の出力は、NAND
ゲート146がローになるときにイネーブルされる。NAND
ゲート146は、別のNANDゲート148とフリップフロップ15
0との制御の下にある。よって、書き込みラッチ28の出
力制御をイネーブルするためには、NANDゲート148とフ
リップフロップ150と両方の出力がハイでなければなら
ない。
フリップフロップ150は、標準データ・ポートがアク
セスされる場合に、EPPモードの動作において標準書き
込みラッチ28をイネーブルするのに用いられる。EPPモ
ードがディスエーブルされる場合には、EPP−EN信号が
非アクティブになるが、これは、フリップフロップ150
のPRESETピンがフリップフロップ150のＱ出力をハイに
することを消失（デアサート:deassert）する。EPPモー
ドの動作の間には、EPP−EN信号は、出され（アサート:
assert）ない。そような条件の間には、標準並列データ
・ポートへの書き込みは、Ｑ出力をハイにする。フリッ
プフロップ150のＱ出力は、ローからハイへ変位するそ
のクロックCLK入力に応答して、ハイになる。フリップ
フロップ150のクロックCLK入力は、上述のNANDゲート14
4によって駆動される。フリップフロップ150のＱ出力
は、NORゲート152の出力がローになることでクリアされ
る。NORゲート152の出力は、チップ選択信号の−CSEPP
信号が出され、また、−IOR又は−IOW信号のどちらかが
出された場合には、ローになる。NANDゲート146の他方
の入力はNANDゲート148からであり、このNANDゲート148
の出力は、EXTPP入力がローであるか又は制御レジスタ3
0のQ5出力がローであるかの場合には、ハイになる。
読み取りバッファ66は、標準並列ポート及びEPP読み
取りの両方のサイクルの間に並列ポート・コネクタ20か
らデータを転送するのに用いられる８ビット・ラッチで
ある。読み取りバッファ66のための出力イネーブルは、
NANDゲート154の制御の下にあり、このNANDゲート154は
アクティブ・ローである。システムI/O読み取り制御信
号−IORは、NANDゲート154の反転入力に印加される。NO
Rゲート156の出力は、NORゲート156の別の１つの反転入
力に印加される。チップ選択信号−CSEPP、−CSPDAT
は、NORゲート156の反転入力に印加される。よって、読
み取りバッファ66のための出力イネーブルはアクティブ
・ローであるから、I/O読み取り信号−IORがアクティブ
であり、更に、チップ選択信号−CSEPP又は−CSPDATの
どちらか一方がアクティブであれば、出力は常にイネー
ブルされ、通常及びEPP読み取りの両方のサイクルの間
に、読み取りバッファ66をイネーブルする。
チップ選択信号−CSEPPは、CPUが37BH−37FH（LPT1）
又は27BH−27FH（LPT2）をアドレス指定する場合には常
に、EPPモードの動作の間にはアクティブである。チッ
プ選択信号−CSPDATは、チップ選択のための標準並列デ
ータである。この信号−CSPDATは、CPUがアクティブ378
H（LPT1）又は278H（LPT2）を出す場合には常に、アク
ティブになる。
書き込みバッファ68は、EPP書き込みサイクルの間
に、CPUから並列ポート・コネクタ20へのデータをバッ
ファするのに用いられる８ビットの透明（transparen
t）ラッチである。データは、NANDゲート158の制御の下
で、インバータ160を介して書き込みバッファ68に転送
され、インバータ160の出力は、書き込みラッチ68のク
ロック入力CLKに印加される。I/O書き込み信号−IOWと
チップ選択信号−CSEPPとがNANDゲート158の反転入力に
印加されることによって、NANDゲート158は、信号−IO
W、−CSEPPが共にアクティブである場合にはアクティブ
になり、EPPポートへの書き込みを示す。
書き込みラッチ68の出力イネーブル制御は、NANDゲー
ト162の制御の下にあり、このNANDゲート162はアクティ
ブ・ローである。フリップフロップ150からの出力
は、NORゲート164からの出力と共に、NANDゲート162の
１つの入力に印加される。２つの信号がNORゲート164の
反転入力に印加される。一方の信号は、NANDゲート154
の出力からである。他方の信号は、NANDゲート166の出
力からである。NORゲート164からの出力信号は、ラッチ
を形成するNANDゲート166の一方の反転入力に印加され
る。NORゲート168からの出力は、NANDゲート166の他方
の反転入力に印加される。ステータス・レジスタ32にお
いて入手可能である、アドレス・ストローブ信号−ASTR
Bとデータ・ストローブ信号−DSTRBとは、NORゲート108
の反転入力に印加される。
動作においては、ラッチ68の出力制御は、NANDゲート
162によって駆動される。NANDゲート162の出力は、フリ
ップフロップ150の出力がハイであり、NORゲート164
の出力がハイである場合に、アクティブになる。フリッ
プフロップ150の出力は、上述のＱ出力と同様に動作
するが、極性が逆である点だけ異なる。EPP書き込みサ
イクルの間には、信号−CSEPP、−IOWが出されて、フリ
ップフロップ150のＱ出力をハイにする。EPP書き込みサ
イクルが開始する前に、BIAFDT、BISLTI両方の信号がハ
イになることによりNORゲート168の出力をハイにし、こ
れにより、次に、NANDゲート166の出力をハイにする。
−IOR信号は書き込みサイクルの間に消失されるので、N
ORゲート164の出力は、書き込みラッチ68をイネーブル
するためにハイになる。
EPP読み取りサイクルの間には、−IOR及び−CSEPPの
信号が出されて、NORゲート164の出力をローにし、それ
により、次に、書き込みラッチ68の出力が３状態になり
（tristated）、周辺装置が並列ポート・データ・バスP
PD（7:0）を駆動することを可能にする。また、EPP読み
取りサイクルの間には、EPPストローブ信号−DSTRBまた
は−ASTRBの一方が、いくらかのゲート遅延の後で出さ
れる。これにより、BIAFDT及びBISLTIの信号が出され
る。NORゲート164の出力は、よって、ストローブ信号−
DSTRB、−ASTRBが消失された後の短いゲート遅延の後に
生じるBIAFDTまたはBISLTIの信号の消失まで、NANDゲー
ト166の出力によってローに保たれる。ストローブ信号
−DSTRB、−ASTRBは、−IOR信号がCPUによって消失され
た後の短いゲート遅延に続いて消失される。
本発明を、図面とそこに示された実施例の詳細を参照
して説明してきたが、これらの詳細は、請求の範囲に記
載されている本発明の範囲を制限することを意図してい
ない。
フロントページの続き (56)参考文献 特開 平２−244249（ＪＰ，Ａ) 特開 平４−33040（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】中央処理装置（CPU）と、システム・バス
    と、該システム・バスに相互接続された標準並列ポート
    とを含むパーソナル・コンピュータにおける前記標準並
    列ポートのデータ転送速度を変化させられる制御システ
    ムであって、 前記標準並列ポートと外部装置との間でのデータの転送
    を制御するために、通常のモードである第１モードの動
    作のときに、前記標準並列ポートに適合した標準並列ポ
    ート信号を表す第１の所定の組の信号を提供する第１の
    手段であって、前記外部装置は、標準並列ポート・コネ
    クタに接続するように適合されたものであり、前記第１
    の所定の組の信号のそれぞれの信号は、前記標準並列ポ
    ート・コネクタのそれぞれの対応するピンへ結合される
    ものであり、前記第１の所定の組の信号は、前記標準並
    列ポート・コネクタを通じての前記データ転送速度を制
    御する第１の所定のストローブ信号を含み、前記第１の
    所定のストローブ信号は、前記第１モードの動作におい
    てソフトウエアで生成するものである、第１の手段と、 前記システム・バスと、前記標準並列ポート・コネクタ
    に接続するように適合した外部装置との間での前記標準
    並列ポートを通じてのデータの転送を制御するために、
    エンハンス型のモードである第２モードの動作のとき
    に、第２の所定の組の信号を提供する第２の手段であっ
    て、前記第２の所定の組の信号は、前記第１の所定の組
    の信号のうちの所定のものを、前記標準並列ポートの機
    能とは異なる機能で再定義するものであり、前記第２の
    所定の組の信号は第２の所定のストローブ信号を含み、
    該第２の所定のストローブ信号は、ハードウエアで生成
    され、前記第１の所定のストローブ信号よりも速く生成
    され、前記第１モードの動作におけるデータ転送速度よ
    りも速いデータ転送速度で前記標準並列ポートを通じて
    のデータ転送を制御するために用いられるものである、
    第２の手段と、 前記第１モードの動作と前記第２モードの動作とを選択
    的に可能にする手段と を備えることを特徴とする制御システム。
  2. 【請求項２】請求項１記載の制御システムであって、前
    記第１の所定のストローブ信号はアドレス・ストローブ
    信号を含むことを特徴とする、制御システム。
  3. 【請求項３】請求項２記載の制御システムであって、前
    記第１の所定のストローブ信号はデータ・ストローブ信
    号を含むことを特徴とする、制御システム。
  4. 【請求項４】請求項２または３に記載の制御システムで
    あって、前記第２の所定のストローブ信号はアドレス・
    ストローブ信号を含むことを特徴とする、制御システ
    ム。
  5. 【請求項５】請求項４記載の制御システムであって、前
    記第２の所定のストローブ信号はデータ・ストローブ信
    号を含むことを特徴とする、制御システム。
  6. 【請求項６】請求項１ないし５の何れかに記載の制御シ
    ステムであって、前記第１モードの動作において双方向
    である前記並列ポートのデータ・ラインを、前記第２モ
    ードの動作において一方向となるように制御する手段を
    更に含むことを特徴とする制御システム。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461701A (en) * 1992-12-18 1995-10-24 Microsoft Corporation System and method for peripheral data transfer
US5581669A (en) * 1992-12-18 1996-12-03 Microsoft Corporation System and method for peripheral data transfer
WO1995004402A1 (en) * 1993-08-03 1995-02-09 Xilinx, Inc. Microprocessor-based fpga
JP4341043B2 (ja) 1995-03-06 2009-10-07 真彦 久野 Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置
US6031767A (en) * 1996-09-18 2000-02-29 International Business Machines Corporation Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information
KR19990024602A (ko) 1997-09-04 1999-04-06 윤종용 루프백을 이용한 개인용 컴퓨터의 병렬포트 검사방법
US6427179B1 (en) * 1997-10-01 2002-07-30 Globespanvirata, Inc. System and method for protocol conversion in a communications system
JP3289775B2 (ja) * 1998-02-27 2002-06-10 日本電気株式会社 Ｌｓｉ、該ｌｓｉを備えた電子機器の制御回路および該制御回路の制御方法
EP0978788A1 (en) * 1998-08-04 2000-02-09 Texas Instruments France Improvements in or relating to direct memory access data transfers
EP0978787A1 (en) 1998-08-04 2000-02-09 Texas Instruments France Improvements in or relating to transferring data between asynchronous device
US10861497B2 (en) * 2018-05-14 2020-12-08 Mediatek Inc. High framerate video recording

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3970997A (en) * 1974-08-29 1976-07-20 Honeywell Information Systems, Inc. High speed peripheral system interface
US4476527A (en) * 1981-12-10 1984-10-09 Data General Corporation Synchronous data bus with automatically variable data rate
US4509113A (en) * 1982-02-02 1985-04-02 International Business Machines Corporation Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation
JPS5933527A (ja) * 1982-08-20 1984-02-23 Pioneer Electronic Corp インタ−フエ−ス装置
US4682304A (en) * 1983-08-04 1987-07-21 Tektronix, Inc. Asynchronous multiple buffered communications interface having an independent microprocessor for controlling host/peripheral exchanges
US4837677A (en) * 1985-06-14 1989-06-06 International Business Machines Corporation Multiple port service expansion adapter for a communications controller
US4972470A (en) * 1987-08-06 1990-11-20 Steven Farago Programmable connector
US5142672A (en) * 1987-12-15 1992-08-25 Advanced Micro Devices, Inc. Data transfer controller incorporating direct memory access channels and address mapped input/output windows
US5214760A (en) * 1988-08-26 1993-05-25 Tektronix, Inc. Adaptable multiple port data buffer
FR2639135B1 (fr) * 1988-11-14 1991-02-08 Decimal Snc P Skalli Cie Systeme de communication entre plusieurs microordinateurs
US5235685A (en) * 1989-05-11 1993-08-10 Data General Corp. Interface bus with independent data, command and direct control sections for parallel transfer of information between host and intelligent storage
US5299314A (en) * 1990-03-22 1994-03-29 Xircom, Inc. Network adapter using status inlines and data lines for bi-directionally transferring data between lan and standard p.c. parallel port
US5233692A (en) * 1990-04-06 1993-08-03 Micro Technology, Inc. Enhanced interface permitting multiple-byte parallel transfers of control information and data on a small computer system interface (SCSI) communication bus and a mass storage system incorporating the enhanced interface
US5303349A (en) * 1990-06-06 1994-04-12 Valitek, Inc. Interface for establishing a number of consecutive time frames of bidirectional command and data block communication between a Host's standard parallel port and a peripheral device
JPH0511938A (ja) * 1991-02-27 1993-01-22 Hewlett Packard Co <Hp> 高機能並列ポートインタフエース
US5261060A (en) * 1991-03-13 1993-11-09 Traveling Software, Inc. Eight-bit parallel communications method and apparatus
US5335338A (en) * 1991-05-31 1994-08-02 Micro Solutions, Inc. General purpose parallel port interface
US5438671A (en) * 1991-07-19 1995-08-01 Dell U.S.A., L.P. Method and system for transferring compressed bytes of information between separate hard disk drive units
US5414712A (en) * 1991-07-23 1995-05-09 Progressive Computing, Inc. Method for transmitting data using a communication interface box

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