JPH07508115A - エンハンス型並列ポート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 エンハンス型並列ポート 本発明は、コンピュータ・システムに関し、更に詳しくは、標準並列ポート・コ ネクタの能力と帯域幅とを増加させながら、他方で、データ転送に対するソフト ウェア・オーバヘッドが実質的に縮小されることでシステムの能力を向上させバ ス拡張のために利用可能にするハードウェアを含む既存の並列ポート・インター フェースとの互換性を同時に維持する、エンハンス型並列ポート（ｅｎｈａｎｃ ｅｄｐａｒａｌｌｅｌ　ｐｏｒｔ）　（Ｅ　Ｐ　Ｐ　）インターフェースに関す る。

２、従来技術の説明 ＩＢＭ型のＰＣ／ＡＴ互換のパーソナル・コンピュータには、増設メモリ記憶デ バイスや、テープ・バックアップ・システムや、ネットワーク・インターフェー ス回路などを含む種々のＩ１０装置に適応するための、比較的限られた数の入力 ／出力（Ｉｌｏ）拡張スロットが備わっている。たとえばＣＤ−ＲＯＭなどの種 々のＩ１０装置への消費者の要求が高まることにより、付加的なＩ１０装置のた めの拡張能力への絶えることなく増加するニーズという傾向をサポートするため に、種々の解答が知られている。たとえば、付加的なＩ１０装置は、パーソナル ・コンピュータ内の既存の拡張スロットに接続され得る。既存の拡張スロットが 使用できないのであれば、拡張バスによって付加的なＩ１０スロットの組を提供 することが知られている。ＩＢＭ型ＰＣ／ＡＴ互換及び互換でない（たとえば、 ＰＣＭＣｌ０）拡張バスが知られている。

このような構成では、Ｉ１０装置の付加は、既存の拡張スロット又は拡張バスに よって作られる付加的な拡張スロットによってサポートされているいずれの場合 でも、比較的面倒であり、コンピュータ技術者による作業が一般的に要求されて 、これは、Ｉ１０装置付加のための全体的なコストを増加させる。このような問 題を回避するために、標準並列ポートを拡張能力のために用いることが知られて いる。標準並列ポートは疑い無ぐ最も単純で最もコストもかからない解決策では あるが、そのような場合には、並列ボートの使用に伴う別の問題が存在している 。更に詳しくは、並列ポートは、比較的遅いインターフェースであることが知ら れている。特に、並列ボートは、過去においては、主に、データ圧縮を想定しな い場合で最大ブロック転送速度がおよそ５００キロビット／秒であるプリンタを サポートするために開発された。ブロック転送速度は、当該装置へのデータ転送 をサポートするのに要求されるソフトウェア・オーバヘッドによって、制限され る。たとえば、４ないし６の命令がデータを転送するのに要求されるのが典型的 である。詳しくは、典型的な転送は以下の通りである。すなわち、１）データを データ・ポートに書き込み、２）ストローブ信号を出しくａｓｓｅｒｔ）、３） ビジー（ｂｕｓｙ）入力をチェックし、４）ビジー信号がアクティブならば、ス テップ３に進み、５）ビジー信号がアクティブでなければ、ストローブをクリア し、６）ブロックが転送されていなければ、ステップ１に進む。

標準並列ポートを介しての比較的遅いデータ転送の問題は、より新しいＩＢＭ型 ＰＣ／ＡＴ互換コンピュータのますます高速化するクロック速度によっては解決 されない。そのような場合には、命令光たりの機械クロック・サイクルの数が単 に増加するだけであり、よって、同じ転送速度が維持される。

発明の概要 本発明の目的は、パーソナル・コンピュータに関連して知られている種々の問題 を解決することである。

本発明の別の目的は、比較的便利であってコンピュータ技術者の作業を要求しな い付加的なＩ１０装置へのインターフェースを提供することである。

本発明の更に別の目的は、標準並列ポート・コネクタを介してのデータ転送をサ ポートするのに要求されるソフトウェア・オーバヘッドを減少させることである 。

本発明の更に別の目的は、標準並列ポート・コネクタを介してのデータ転送速度 を高めることである。

本発明の更に別の目的は、既存の並列ボート・インターフェースとの互換性を維 持する並列ボート・コネクタのための特別の目的を有するインターフェースを提 供することである。

図面の簡単な説明 本発明のこれらの及びそれ以外の目的は、以下の明細書と添付の図面とを参照す ることによって容易に理解されよう。

図１は、本発明の多機能並列ポート・コネクタのピンアウト図であり、括弧内に は互換的なピン機能を示しである。

図２は、アドレス復号論理と本発明のエンハンス型並列ポート（Ｅ　Ｐ　Ｐ）イ ンターフェースの一部を形成する構成レジスタとの簡略化された回路図である。

図３は、本発明のＥＰＰインターフェースの回路図である。

好適実施例の詳細な説明 本発明は、標準並列ポート・コネクタを介してのブロック・データ転送のための ソフトウェア・オーバヘッドを著しく縮小（ｒｅｄｕｃｅ）させることが可能な エンハンス型の並列ボート（Ｅ　Ｐ　Ｐ）ハードウェア・インターフェースに関 する。それにより、データ転送速度は著しく向上し、付加的なＩ１０装置をサポ ートするバス拡張のための並列ボートが望まれる度合いを増加させる。特に、本 発明によるＥＰＰインターフェースによれば、種々のＩ１０装置及びパス拡張装 置を直接に並列ボート・コネクタに接続できるようにしてコンピュータ・ハウジ ング内の既存の拡張スロットへのアクセスを不要にすることにより、コンピュー タ技術者により、かなり迅速かつ安価にバス拡張が可能になる。たとえば、帯域 幅の増加によって、ＥＰＰインターフェースは、ポータプル・パーソナル・コン ピュータを含むパーソナル・コンピュータが、標準並列ポート・コネクタによっ てローカル・エリア・ネットワーク（ＬＡＮ）にかなり迅速かつ容易に接続され ることを可能にする。更に、標準並列ポート・インターフェースとのバックワー ド・コンパティビリティによって、ＥＰＰインターフェースは、スモール・シス テム・コンピュータ・インターフェース（ＳＳＣＩ）等の複数のＩｌｏをサポー トするコネクタが、標準並列ポート・コネクタに接続されることを可能にする。

ＥＰＰ外部アーキテクチャ 本発明によるＥＰＰインターフェースは、図１に示した標準的な２５ピンのＤタ イプのコネクタ２０と共に用いるようになっている。本発明によるＥＰＰインタ ーフェース回路は、図２及び図３に示されており、コネクタ２０に接続されて、 通常モードとＥＰＰモードとの２つのモードの動作をサポートする。通常モード の動作においては、並列ボート・コネクタ２０は、標準並列ポート・インターフ ェースとして動作するが、いくつかのピンが、以下で説明するように、オープン ・ドレイン−ドライバ（ｏｐｅｎ−ｄｒａｉｎ　ｄｒｉｖｅｒ）ではなくＣＭＯ Ｓドライバによって駆動される点だけが異なる。しかし、これらのＣＭＯ３駆動 のピンは、通常モードの動作の間には、双方向のデータ転送に用いられるように なっている。

通常モードの動作の間のピンの機能は、次の表１に定義されているように標準的 である。

１　−３ＴＲＯＢＥ　ストローブビット。このアクティブ・ロー（ｌｏｗ）　・ パルスは、コンピュータが並列データを送信していることを示す。これは、周辺 装置へ送られつつあるデータのタイミングをとるのに用いられる。

２−９ＰＰＤＯ−０〜７のデータ・ビット。これらの信号は、ＰＰＤ７　システ ム・バッファされたラッチ・データ・ビットである。

１０　−ＡＣＫ　肯定応答（アクノレツジ）。このアクティブ・ロー信号は、周 辺装置がデータを受信したことを示す。これは、ハードウェア・ハンドシェーキ ング（ｈａｎｄｓｈａｋｉｎｇ）のために使用され得る。

１１　ＢＵＳＹ　ビジー。この信号は、周辺装置がビジーであり、データを受信 する準備ができていないことを示す。ハードウェア・ハンドシェーキングのため に使用され得る。

１２　ＰＥ　ペーパー・エンド（アウト）。この信号は、周辺のフォールトを示 す。プリンタが紙切れを示すのに用いられる。

１３　５ＬＣＴ　選択。この信号は、周辺装置に、当該装置が選択されたことを 告げる。

１４　−ＡＦＤＸＴ　オート・フィード。このアクティブ・ロー信号は、周辺装 置によるペーパー・フィード（ｆｅｅｄ）を要求する。

１５　−ＥＲＲＯＲプリンタの故障。このアクティブ・ロー信号は、周辺装置に エラー条件が存在することを示す。

１６　−ｒＮＩＴ　初期化。このアクティブ・ロー信号は、周辺装置を初期設定 するのに用いられる。

１７　−５ＬＣＴＩＮ　選択イン。このアクティブ・ロー信号は、周辺装置によ って用いられ、当該装置が選択されたことを示す。

１８−２５　ＧＮＤ　グランド ＥＰＰモードの動作では、ピン機能のいくつかは表２に示すように再定義される 。対応する標準並列ポート信号の機能は、括弧の中に示しである。

ピン番号　信号の名称　説明 １７　ＡＳＴＲＢ＃　アドレス・ストローブ。ＥＰＰサイクルの間（ＳＬＣＴＩ Ｎ＃）　には、このアクティブ・ロー出力信号は、インデックス・ポートｘ７Ｂ Ｈがアクセスされていることを示す。書き込みの際にデータをラッチする又は読 み取りの際にドライバをイネーブルするのに用いられる。ＥＰＰモードがイネー ブルされる際には、この出力は、ＣＭＯＳドライバによって駆動される。通常モ ードの動作の間には、これは、「ライン・プリンタ・セレクト・イン」出力信号 である。

１４　ＤＳＴＲＢ＃　データ・ストローブ。ＥＰＰサイクルの間に（ＡＦＤＸＴ ＃）　は、このアクティブ・ロー出力信号は、データ・ポートｘ７ＣＨ−ｘ７Ｆ Ｈの１つがアクセスされていることを示す。書き込みの際にデータをラッチする 又は読み取りの際にドライバをイネーブルするのに用いられる。ＥＰＰモードが イネーブルされる際には、この出力は、ＣＭＯＳドライバによって駆動される。

通常モードの動作の間には、これは、「ライン・プリンタ・オート・ライン・フ ィード」出力信号である。

ｌ　Ｑ　Ｉ　ＮＴＲ＃　割り込み。このアクティブ・ロー人力信号は（ＡＣＫ＃ ）　周辺装置によって用いられ、割り込みを発生する。この信号がローであり、 割り込みがイネーブルされると、プログラマブル割り込みコントローラへの割り 込み要求信号が、アクティブになる。ＥＰＰモードをサポートするのにこの信号 には何の機能も付加されず、名称がこの信号の機能をより正確に記述するように 変更される。通常モードの動作の間には、これは、「ライン・プリンタ・アクノ レツジ」入力信号である。

１１　ＷＡＩＴ＃　待機。ＥＰＰサイクルの間には、このアクテ（ＢＵＳＹ）　 イブ・ロー人力信号は、データが収集されている間ＣＰＵをホールドしてお（の に用いられる。ＷＡＩＴ＃アクティブの結果は、ＡＳＴＲＢ＃又はＤＳＴＲＢ＃ の信号のいずれかがアクティブであるならば、ｌ０ＣＨＲＤＹ信号が非アクティ ブにされる。ＷＡＩＴ＃は、１２ｕｓ以上はアクティブにホールドしておくべき ではない。通常モードの動作の間には、これは、「ライン・プリンタ・ビジー」 入力信号である。

ｌ　ＷＲＩＴＥ＃　書き込み。このアクティブ・ロー出力信号は（ＳＴＲＯＢＥ ＃）　、ポートの両端で実行されているサイクルが、ＥＰＰ装置への書き込みで あることを示す。通常モードの動作の間には、これは、「ライン・プリンタ・ス トローブ」出力信号である。

１５　（ＥＲＲＯＲ＃）　この信号の機能は、ＥＰＰモードで変わらない。通常 モードの動作の間には、これは「ライン・プリンタ・エラー」入力信号である。

１８−２５　ＧＮＤ　システム・グランド１６　（ＩＮＩＴ＃）　この信号の機 能は、ＥＰＰモードで変わらない。通常モードの動作の間には、これは「ライン ・プリンタ初期化」出力信号である。

２−９　ＰＤＡＴＡ　並列ポート・データ。データ転送に用いられ（７，０）　 る８ビツトのデータ経路である。ＥＰＰモードでは、これは、双方向のデータ・ バスである。ＷＲＩＴＥ＃がアクティブ（ロー）である場合には、これらの信号 は出力である。ＰＳ／２モードでは、方向は並列ポート制御レジスタ・ビット５ によって制御される。通常モードの動作の間には、これらの信号は出力だけであ る。

１２　（ＰＥ）　この信号の機能はＥＰＰモードでは変化しない。通常モードの 動作の間には、これは「ライン・プリンタ・ペーパー切れ」人力信号である。

１３　（ＳＬＣＴ＃）　この信号の機能はＥＰＰモードでは変化しない。通常モ ードの動作の間には、これは「ライン・プリンタ選択済み」入力信号である。

表２ コネクタ２０に加えて、ＥＰＰインターフェースの外部アーキテクチャは、図２ に示されている付加的な回路を含み得る。しかし、そのような回路は、以下で説 明するように、図３に図解されている回路と共にチップ上に含まれることも可能 である。

示されているように、この外部アーキテクチャは、１つ又は複数の構成レジスタ （ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｒｅｇｉｓｔｅｒ）　２２と、ＡＴタイプのシ ステム・バス２６に接続されたアドレス復号回路２４とを含む。構成レジスタ２ ２及びアドレス復号回路２４とインターフェースするシステム・バス信号は、次 の表３に示されている。

囮三　悦服 ＡＤＤＲ（９−０）　アクティブ・ハイ・アドレス・バスであり、Ｉ１０スペー スを復号するのに用いられるシステム・アドレス・バスである。

ＤＡＴＡ　（７−０）　アクティブ・ハイ・データ・バスであり、データをポー トとの間で転送するのに用いられるシステム・データ・バスである。

−ＩＯＲアクティブ・ロー１１０読み取りであり、Ｉ１０位置から読み取られる データを示すのに用いられるシステム・ストローブである。

−ＩＯＷ　アクティブ・ローＩ１０書き込みであり、Ｉ１０位置に書き込まれる データを示すのに用いられるシステム・ストローブである。

ＡＥＮ　アクティブ・ハイ・アドレス・イネーブルであり、ＤＭＡ又はリフレッ シュ装置がバスの制御を有していることを示すのに用いられるシステム状態信号 である。Ｉ１０アドレス復号は無視されるべきである。

１０ＣＨＲＤＹ　アクティブ・ハイ・Ｉｌｏ・チャンネル・レディであり、周辺 装置によって用いられるシステム制御ラインであって、データ送信又は受信の準 備ができていることを示す。周辺装置がこのラインをロー又は非アクティブにす ると、特別のシステム待機状態が付加される。

ＩＲＱ（５，７）　アクティブ・ハイ割り込みであり、システム割り込みライン によって、プロセッサは割り込みサービス・ルーチンにジャンプする。ＩＲＱ７ はＬＰＴＩのための復号の際に用いられ、ＩＲＱ５はＬＰＴ２のための復号の際 に用いられる。

表３ 構成レジスタ２２は、基本人出カシステム（Ｂ　Ｉ　Ｏ８）ソフトウェアによっ て制御されているＥＰＰモード・イネーブル・ビット、ＥＰＰ−ＥＮ、をイネー ブルするのに用いられる。種々の他のビットは、構成レジスタ２２から利用可能 であって、アドレス復号論理２４と図３に図解されているＥＰＰインターフェー スの制御と共に用いられる。特に、ビットＬＰＴＩＥＮ１ＬＰＴ２ＥＮは、並列 ポートが適切な割り込みＩＲＱ７又はＩＲＱ５をイネーブルするためにＬＰＴＩ とＬＰＴ２とのどちらとして構成されているかを示すのに用いられる。これらの ビットＬＰＴＩＥＮ、ＬＰＴ２ＥＮは、また、以下で説明する適切なアドレス復 号信号を発生するのに用いられる。構成ビットＥＸＴＰＰは、通常モードの動作 を表すのに用いられ、この通常モードの動作は、ＢＩＯＳソフトウェアによって ＥＰＰ−ＥＮ構成ビットと同様の態様で制御され得る。

上述のように、構成レジスタ２２は、図２に示すようにシステム・バス２６とイ ンターフェースする。特に、システム・データ・バスＸＤ　（７：　Ｏ）は、構 成レジスタ２２に印加される。更に、ＣＰＵ　（図示せず）をイネーブルして構 成レジスタ２２への書き込み及び読み取りを行うために、システムの読み取り及 び書き込み制御信号−ＩＯＲ及び−１０Ｗもまたそこへ印加される。

アドレス復号回路２４は、通常及びＥＰＰの両方のモードの動作の間のアドレス 復号のために用いられる。更に詳しくは、以下でより詳細に述べるが、標準並列 ポート・インターフェースは、データ・レジスタ２８と制御レジスタ３０とステ ータス（状態）・レジスタ３２とを含む。ＬＰＴＩ又はＬＰＴ２のいずれかとし ての並列ボートの構成のためのこれらのレジスタ２８．３０．３２のアドレス・ マツピングは、次の表４に図解されている。

Ｉ１０アドレス　レジスタの説明 ＬＰＴＩ　ＬＰＴ２ ３７８Ｈ，３７ＣＩ（２７８Ｈ，２７ＣＨデータ・レジスタ３７９Ｈ，３７ＤＨ ２７９Ｈ，２７ＤＨステータス・レジスタ３７ＡＨ，３７ＥＨ２７ＡＨ，２７Ｅ Ｈ制御レジスタ３７８Ｈ，３７ＦＨ２７８Ｈ，２７ＦＨ使用されていないアドレ ス表４ ＥＰＰモードの動作の間には、ｘ７ＢＨとｘ７ＦＨとの間の並列ポート・アドレ スを次の表５に示すようにＥＰＰインターフェースに用いる。しかし、表４及び 表５に示されるように、標準並列ボート・レジスタ２８．３０．３２に対するア ドレスｘ７８Ｈ，ｘ７９Ｈ，ｘ７ＡＨは、ＥＰＰモードの動作の間は不変である 。

Ｉ１０アドレス　レジスタの説明 ＬＰＴＩ　ＬＰＴ２ ３７８　Ｈ２７８Ｈデータ・レジスタ ３７９Ｈ２７９Ｈステータス・レジスタ３７ＡＨ２７ＡＨ制御レジスタ ３７ＢＨ２７ＢＨＥＰＰアドレス・レジスタ３７ＣＨ−３７ＦＨ２７ＣＨ−２７ ＦＨＥＰＰデータ・レジスタ表４ 上述のように、アドレス復号回路２４は、システム・バス２６に加えて構成（ｃ ｏｎｆｉｇｕｒａｔｉｏｎ）レジスタ２２とインターフェースする。特に、ボー ト数イネーブル信号ＬＰＴＩＥＮ、ＬＰＴ２ＥＮと構成レジスタ２２からのＥＰ Ｐモード・イネーブル信号ＥＰＰ−ＥＮとは、アドレス復号回路２４に印加され る。システム・データ・バスＸＤ　（７：　Ｏ）とシステム・バス制御信号ＡＥ Ｎともまた、アドレス復号回路２４に印加される。信号ＡＥＮは、システム・バ ス２６が他のタスクでビジーであることを示し、即ち、そのような条件の間にア ドレス復号回路をディスエーブルするのに用いられる。

アドレス復号回路２４は、よって、種々のアドレス復号信号を発生し、これらの 信号は、以下で説明するようにＣＰＵが通常モードの動作とＥＰＰモードの動作 との両方の間に表５に記載されているアドレスに書き込みを行う際に、種々のレ ジスタを選択するのに用いられる。アドレス復号回路２４に対する論理式は、付 録１に与えられている。

特に、アドレス復号信号−Ｃ３ＤＡＴ、−ＣＳＰＣＴＲＬ、−Ｃ３ＰＳＴＡＴは 、それぞれが、データ・レジスタ２８、制御レジスタ３０、ステータス・レジス タ３２に対する復号信号である。これらの信号−ＣＳＤＡＴ、−Ｃ８ＰＣＴＲＬ 、−Ｃ５ＰＳＴＡＴは、ＣＰＵが、図５に示されているアドレスｘ７８Ｈ，ｘ７ ９Ｈ，ｘ７ＡＨにそれぞれ書き込みを行う際には常に、アクティブ・ローである 。

アドレス復号信号Ｃ３ＥＰＰＡ％Ｃ３ＥＰＰＤは、ＥＰＰモードの動作の間に用 いられる。これらの信号Ｃ３ＥＰＰＡ、Ｃ３ＥＰＰＤは、ＣＰＵが図５に示され ているｘ７ＢＨからｘ７ＦＨに書き込みを行う際には常に、アクティブ・ハイで ある。これらの信号Ｃ３ＥＰＰＡＳＣ３ＥＰＰＤは、ＯＲゲート３４を介してＯ Ｒ演算がなされ、インバータ３６によって反転されて、信号−Ｃ３ＥＰＰを生じ る。信号−ＣＳＥＰＰは、ＥＰＰモードの動作の間には、ｘ７ＢＨとｘ７ＦＨと の間のアドレスに対してアクティブ・ローである。

アドレス復号信号Ｃ３ＥＰＰＡ、Ｃ３ＥＰＰＤは、また、ＥＰＰモードの動作の 間に用いられるアドレス及びデータ・ストローブ信号ＥＰＰ−ＡＳＳＥＰＰ−Ｄ Ｓそれぞれを発生するのに用いられる。特に、システム読み取り及び書き込み制 御信号−１０Ｒ１−ＩＯＷは、それぞれ、出力がインバータ４０によって反転さ れるＮＯＲゲート３８の反転入力に印加される。インバータ４０の出力は、■１ ０読み取り又は書き込みの一方を示すが、ＡＮＤゲート４２を介してアドレス復 号信号Ｃ３ＥＰＰＡとＡＮＤ演算され、ＥＰＰアドレス・ストローブ信号ＥＰＰ −ＡＳを発生する。同様に、インバータ４０の出力は、ＡＮＤゲート４４を介し てアドレス復号信号Ｃ３ＥＰＰＤとＡＮＤ演算され、ＥＰＰデータ・ストローブ 信号ＥＰＰ−ＤＳを発生する。ストローブ信号はハードウェアで生成されるので 、ＥＰＰモードの動作の間の並列ポート・コネクタ２０を介してのデータ転送の ためのソフトウェア・オーバヘッドは、単一の命令に縮小できる（たとえば、Ｒ ＥＰ　０ＵＴＳ　ＤＸ、ＤＷＯＲＤ　［Ｓ１］　’）。

アドレス復号信号は、また、ＥＰＰ書き込み信号ＥＰＰＷＰを発生するのに用い られる。特に、システム書き込み信号−ＩＯＷが、バッファの反転入力に印加さ れ、ＡＮＤゲート４８を介してＯＲゲート３４の出力とＡＮＤ演算されて、ＥＰ Ｐ書き込み信号ＥＰＰＷＲを発生する。

本発明によるＥＰＰインターフェースの外部アーキテクチャもまた、割り込みを イネーブルする回路だけではなく、ＣＰＵのサイクルを制御する回路を含んでい る。特に、制御レジスタ３０とステータス・レジスタ３２とから入手可能である 並列ポート割り込みイネーブル及び割り込み信号ＰＰＩＥＮ、ＰＰＩＲＱが、並 列ボートがＬＰＴＩ又はＬＰＴ２として構成されているかに依存して割り込みＩ ＲＱ５又はＩＲＱ７を発生するのに用いられる。更に詳しくは、割り込み要求信 号ＰＰＩＲＱが３状態デバイス５０．５２に印加され、割り込みＩＲＱ５、ＩＲ Ｑ７をそれぞれ発生し、これらの割り込みは、次に、システム・バス２６に印加 される。３状態デバイス５０．５２は、ＡＮＤゲート５４．５６のそれぞれ制御 の下にある。構成レジスタ２２からの信号ＬＰＴ２ＥＮは、ＡＮＤゲート５４を 介して割り込みイネーブル信号ＰＰ−ＩＥＮとＡＮＤ演算され、３状態デバイス ５０をイネーブルし、これは、次に、ＩＲＱ５割り込みを発生する。同様の態様 で、構成レジスタ２２から入手可能な信号ＬＰＴＩＥＮは、ＡＮＤゲート５６を 介して割り込みイネーブル信号ＰＰ−ＩＥＮとＡＮＤ演算され、３状態デバイス ５２をイネーブルし、これが次に、ＩＲＱ５割り込みを発生する。

本発明のもう１つの重要な特徴は、並列ボート・コネクタ２０を介してのデータ 転送速度をプログラムする能力に関係する。これは、ＥＰＰ準備（ｒｅａｄｙ） 信号ＥＰＰＲＤＹを介して達成されるが、この信号は、バス・チャンネル・レデ ィ信号１０ＣＨＲＤＹをローにして、ＥＰＰモードの動作の間にバス・サイクル を拡張するのに用いられ得る。ＥＰＰ準備信号ＥＰＰＲＤＹは、ステータス・レ ジスタ３２の出力で入手可能なタイミング信号である。この信号ＥＰＰ−ＲＤＹ は、インバータ５８を介して反転され、ＡＮＤゲート６０を介して、ＯＲゲート ３４の出力と、ＥＰＰモードの動作の間の読み取り及び書き込み動作の両方の間 に転送速度を制御可能にするバッファ４０の出力と、ＡＮＤ演算される。ＡＮＤ ゲート６０の出力は、３状態デバイス６２を制御し、その入力はローに結び付け られる（ｔｉｅｄ）。３状態デバイス６２の出力は、Ｉ１０チャネル準備信号１ ０ＣＨＲＤＹを、システム・バス２６上でローにするのに用いられる。

以下で説明するように制御レジスタ３０をクリアするためには、ＥＰＰインター フェースの外部アーキテクチャはまたインバータ６４を含み得る。インバータ６ ４は、制御レジスタ３０に印加されるアクティブ・ロー・システム・リセット信 号−ＲＥＳＥＴを発生するのに用いられる。

内部アーキテクチャ 本発明によるＥＰＰインターフェース論理の内部アーキテクチャは、図３に示さ れている。この内部アーキテクチャは、ＥＰＰ書き込みバッファ６６とＥＰＰ読 み取りバッファ６８とに加えて、標準並列ポート・ラッチ２８と制御レジスタ３ ０とステータス・レジスタ３２とを含む。ＥＰＰインターフェース論理は２５ビ ンのＤコネクタ２０に接続され、標準モードの動作とＥＰＰモードの動作との両 方での、コネクタ２０を介するデータ転送をイネーブルする。特に、標準並列ポ ートの書き込みラッチ３８の出力とＥＰＰ書き込みバッファ６６とにおいて入手 可能である並列ポート・データ・バスＰＰＤ　（７：　０）は、コネクタ２０の ピン２−９に与えられ、ＣＰＵが、標準モードの動作とＥＰＰモードの動作との 両方で、並列ポート・コネクタ２０に書き込むことを可能にする。コネクタ２０ のピン１８−２５は共に接続され、接地されている。上述のように、標準並列ポ ート信号のあるものは、ＥＰＰモードの動作の間に再定義される。詳しくは、こ れらの信号は、ピン１．１４．１６．１７それぞれにおいて入手可能である一５ ＴＲＯＢＥ、−ＡＦＤＸＴ、−ＩＮＩＴ、−３ＬＣＴＩＮの信号でする。ＣＰｔ １これらの信号を読み取ることを可能にするために、これらの制御信号−８ＴＲ ＯＢＥ、−ＡＦＤＸＴ、−ＩＮＩＴｌ−３ＬＣＴＩＮは、複数のＩ１０バッファ ７０．７２．７４．７６によってバッファされる。Ｉ’１０バッファ７０．７２ ．７４．７６のそれぞれは、３状態デバイス７８と、バッファ８０と、プルアッ プ・レジスタ８２と、を含む。Ｉ１０バッファ７０．７２．７４．７６によって 、これらの信号が、ステータス・レジスタ３２を介してＣＰＵによって再び読み 取られることが可能になる。

上述のように、Ｉ１０バッファ７０．７２．７４．７６は、コネクタ２０とのイ ンターフェースにも用いられる。よって、制御論理によって生じる、バッファさ れた出力信号である一ＢＯ３ＴＲＢ、−ＢＩＯＡＦＤＴ、−ＢＯＩＮＩＴ、−Ｂ Ｏ５ＬＴｒは、以下で説明するように、Ｉ１０バッファ７０．７２．７４．７６ それぞれの３状態デバイス７８に印加され、次に、プルアップ・レジスタ８２を 介してピン１．１４．１６．１７に接続される。Ｉ１０バッファ７０．７２．７ ４．７６のそれぞれにおける３状態デバイス７８は、動作イネーブル信号５ＴＲ ＢＯＥ％ＡＦＤＴＯＥ、ＩＮＩＴＯＥ、５ＬＴＩＯＥの制御の下にある。

Ｉ１０バッファ８６のそれぞれの内部バッファ８０は、３状態デバイス７８の出 力に接続される。これによりバッファされた出力信号−ＢＯ８ＴＲＢ、−ＢＯＡ ＦＤＴ、−ＢＯＩＮＩＴ、−ＢＯ８ＬＴＩがイネーブルされ、ステータス・レジ スタ３２において、バッファされた入力信号−ＢＩＳＴＲＢ、−ＢＩＡＦＤＴ、 −ＢＩＳＬＴＩとして再び読み取られる。更に詳しくは、バッファされた入力信 号−ＢＩＳＴＲＢ、−ＢＩＡＦＤＴ、−ＢＩＳＬＴＩは、直接にステータス・レ ジスタ３２のピンＩＡＯ１ＩＡＩ、ＩＡ３に印加される。バッファされた入力信 号−８１１ＮＩＴは、インバータ１１６を介してステータス・レジスタ３２のピ ンＩＡ２に印加される。

ＥＰＰモードがイネーブルされる場合には、信号−３ＴＲＯＢＥ１−ＡＦＤＸＴ 、−ＩＮＩＴ、−３ＬＣＴＩＮからの通常は開いているコレクタ出力が１２ｍａ ｃＭＯｓドライバを用いて駆動されることに注意すべきである。これらのＣＭＯ Ｓドライバは標準並列ポート・インターフェースと互換でないので、自動ストロ ーブ上の立ち上がり時間を減少させてより高速のサイクル時間を許容するには、 そのようなドライバが必要である。通常モードの動作の間には、これらの４つの インターフェース信号が、双方向のデータ転送に用いられ得る。しかし、ＥＰＰ モードがイネーブルされる場合には、信号はＥＰＰインターフェースによって駆 動されるので、周辺デバイスをこれらの信号を駆動するのに用いるべきではない 。

即ち、ＥＰＰモードの動作の間にこれらの信号を駆動しようとする周辺デバイス は、ＥＰＰインターフェース又は周辺機器に損傷を与える可能性があるので、避 けるべきである。

コネクタ２０のピン１０．１２．１３で入手可能なハンドシェーク（ｈａｎｄｓ ｈａｋｅ）−ステータス信号−ＰＰＡＣＫＳＰＥＳＳＬＣＴが、インバータ８６ ．８８．９０を介してステータス・レジスタ３２にそれぞれ印加される。ハンド シェーク・ステータス信号、Ｂ　Ｕ　Ｓ　Ｙ、は、バッファ９２を介してステー タス・レジスタ３２に印加される。このようにして、ハンドシェーク・ステータ ス信号は、ＣＰＵによって読み取られることが可能である。

上述のように、割り込み要求信号ＰＰＩＲＱが用いられて、割り込みＩＲＱ５、 ＩＲＱ７割り込みが発生する。この信号ＰＰＩＲＱは、入力がインバータ９０の 出力で入手可能なＲＰＡＣＫ信号に結び付けられている（ｔｉｅｄ）インバータ ９４の出力において入手可能である。

上述の割り込みイネーブル信号ＰＰＩＥＮは、制御レジスタ３０のＱ４出力端子 において入手可能である。割り込みイネーブル信号ＰＰＩＥＮは、また、３状態 デバイスを介してＣＰＵによって読み取られるようになっている。より詳しくは 、割り込みイネーブル信号ＰＰＩＥＮは、出力がシステム・データ・バスのＸＤ ４ラインに印加される３状態デバイス９６の入力に印加される。３状態デバイス ９６はＮＡＮＤゲート９８に制御されており、このＮＡＮＤゲート９８の出力は インバータ１００を介して３状態デバイス９６の制御入力に結び付けられている 。Ｉ１０読み取り信号−１ＯＲは、制御レジスタ復号信号−Ｃ５ＰＣＴＲＬと共 に、ＮＡＮＤゲート９８の反転入力に印加され、ＣＰＵが制御レジスタ３０の読 み取りを開始する時は常に３状態デバイス９６をイネーブルする。

並列ポート・エラー信号−ＥＲＲＯＲは、コネクタ２０のピン１５で入手可能で あり、同様にＣＰＵによって読み取られ得る。更に詳しくは、−ＥＲＲＯＲ信号 は、バッファ１０４を介して３状態デバイス１０２に印加される。３状態デバイ ス１０２の出力は、次に、システム・データ・バスのＸＤ３ラインに印加される 。３状態デバイス１０２は、インバータ１０８を介してＮＡＮＤゲート１０６に 制御されている。システムＩ１０読み取り信号−ＩＯＲとアドレス復号信号−Ｃ ３ＰＳＴＡＴとが、ＮＡＮＤゲート１０６の反転入力に印加され、ＣＰＵがステ ータス・レジスタ３２の読み取りを開始する時に３状態デバイスをイネーブルす る。

制御レジスタ３０が、通常、標準並列ポートに用いられろ。システム・データ・ バスＸＤ　（６：　０）は、制御レジスタ３０のＤｏ−Ｄ６人力に接続され、通 常モードの動作の間にＣＰＵがそれへ書き込みすることを可能にする。制御レジ スタ出力信号ＱＯ−０３は、通常モードの動作の間に標準並列ポート制御信号− ８ＴＲＯＢＥ、−ＡＦＤＸＴ、−ＩＮＩＴ、−５ＬＣＴＩＮを発生するのに用い られる。よって、通常モードの動作の間には、これらの信号−３ＴＲＯＢＥ、− ＡＦＤＸＴ、−ＩＮＩＴ、−３ＬＣＴＩＮは、ソフトウェアによって駆動され、 上述のソフトウェア・オーバヘッドをもたらす（ａＣωｕｎｔ　ｆｏｒ）。しか し、ＥＰＰモードの動作の間に、アドレス及びデータ・ストローブ信号ＥＰＰ− ＡＳ及びＥＰＰＤＳとＥＰＰ書き込み信号ＥＰＰ−ＷＲとは、外部ＥＰＰアーキ テクチャとの関係で上述したようにハードウェアによって駆動される。よって、 そのようなハードウェア駆動の信号を用いることにより、ソフトウェア・オーバ ヘッドは、上述のように、約４−６の命令から１つの命令に著しく縮小され得る 。したがって、並列ポートの帯域幅は、著しく増加することができる。

ＥＰＰモードの動作における信号−３ＴＲＯＢＥ、−ＡＦＤＸＴ、−ＩＮＩＴ。

−８ＬＣＴＩＮを再定義（ｒｅｄｅｆｉｎｅ）するためには、制御レジスタ３０ のＱＯｌＱｌ、Ｑ３出力信号は、複数のＯＲゲート１１０．１１２．１１４を介 して、ＥＰＰ−ＷＲ，ＥＰＰ−ＤＳＳＥＰＰ−ＡＳと、それぞれＯＲ演算がなさ れる。制御レジスタ３０のＱ２出力は、インバータ１１６に印加される。通常モ ードの動作の間は、ＥＰＰモード制御信号はローである。よって、そのような条 件の間には、ＯＲゲート１１０．１１２．１１４は、インバータ１１６と同様に 制御レジスタ３０の下にあり、標準並列ポート制御信号を発生する。しかし、Ｅ ＰＰモードの動作の間には、制御レジスタ３０は、システム・リセット信号−Ｒ ＥＳＥＴによってリゼットされる。この状況においては、ＯＲゲート１１０．１ １２．１１４は、表２に定義されたビン機能を再定義するために、ハードウェア によって生成されたＥＰＰストローブ及び書き込み信号ＥＰＰＤＸ、ＥＰＰＡＳ 、ＥＰＰＷＲの制御の下にある。

ＥＰＰモード信号は、書き込み信号ＥＰＰＷＲと、データ・ストローブ信号ＥＰ ＰＤＳと、アドレス・ストローブ信号ＥＰＰＡＳと、割り込み信号ｌＮＴＲとを 含む。上述のように、割り込み信号ｌＮＴＲは、通常モードの間に用いられるＡ ＣＫ信号と同じように機能する。

上述のように、通常及びＥＰＰモード信号の両方が、ＯＲゲート１１０．１１２ ．１１４に印加される。よって、ＯＲゲート１１０．１１２．１１４の出力は、 インバータ１１４の出力と共に、ＯＲゲート１１８．１２０．１２２．１２４を 介して、ＥＰＰイネーブル信号ＥＰＰ−ＥＮとＯＲ演算される。ＯＲゲート１１ ８．１２０．１２２．１２４の出力は、動作イネーブル信号５ＴＲＢＯＥ、ＡＦ ＤＴＯＥ、ＩＮＩＴＯＥ、５ＬＴＩＯＥを発生するのに用いられ、これらの動作 イネーブル信号は、Ｉ１０バッファ７０．７２．７４．７６内の３状態デバイス ７８に印加される。通常モードの動作に間には、ＥＰＰイネーブル信号ＥＰＰＥ Ｎはローである。よって、このような条件の間には、ＯＲゲート１１８．１２０ 、１２２．１２４は、ＯＲゲート１１０．１１２．１１４とインバータ１１６と の制御を受け、通常モードのピン機能が、表１で定義されたように制御レジスタ ３０を介してＣＰＵによって選択されることを可能にする。

ＯＲゲート１１０．１１２．１１４とインバータ１１６との出力は、ＡＮＤゲー ト１２６．１２８．１３０．１３２の入力に、インバータ１３４．１３６．１３ ８．１４０を介して、ＥＰＰイネーブル信号ＥＰＰ−ＥＮと共に印加される。

ＡＮＤゲート１２６．１２８．１３０．１３２の出力は、バッファされた出力信 号−ＢＯ３ＴＲＢ、−ＢＯＡＦＰＴ、−ＢＯＩＮＩＴ、−ＢＯ８ＬＴＩを発生す るために用いられ、これらのバッファされた出力信号は、Ｉ１０バッファ７０． ７２．７４．７６のそれぞれにおける３状態デバイス７８に印加される。これら の３状態デバイス７８の出力は、次に、並列ポート・コネクタ２０のピン１．１ ４．１６．１７に印加される。

通常モードの動作の間に、ＡＮＤゲート１２６．１２８．１３０．１３２は、Ｅ ＰＰ−ＥＮ信号がその条件の間にローであるから消勢される。しかし、いったん ＥＰＰモードになれば、ＡＮＤゲート１２６．１２８．１３０．１３２はＯＲゲ ート１１０．１１２．１１４とインバータ１１６との制御を受ける。

上述のように、制御レジスタ３０は、６ビツトのレジスタである。システム・デ ータ・バスＸＤＯ−ＸＤ５は、この制御レジスタのＤｏ−Ｄ５人力に印加されて 、ＣＰＵのそれへの書き込みを可能にする。データは、ＮＡＮＤゲート１４２の 制御の下で、この制御レジスタに書き込まれる。システム書き込み信号−■ＯＷ と制御レジスタ復号信号−Ｃ３ＰＣＴＲＬとが、ＮＡＮＤゲート１４２の反転入 力に印加されるが、このＮＡＮＤゲート１４２の出力は、制御レジスタ３０のク ロックＣＬＫ入力に印加されて、ＣＰＵが上記の表４及び表５にあるように制御 レジスタ・アドレスに書き込みをする任意の時に制御レジスタ３０をイネーブル する。制御レジスタ３０は、制御レジスタ３０のクリア人力ＣＬＲに印加される システム・リセット信号−ＲＥＳＥＴを介してリセットされる。上述のように、 制御レジスタ３０は、ＥＰＰモードの動作の間リセットされる。

ステータス・レジスタ３２は、８ビツトのレジスタである。システム・データ・ バスＸＤ　（７：　０）は、ステータス・レジスタ３２のＩＡＯ−ＩＡ３及び２ Ａ０−２Ａ３人力に印加される。出力ピンＩＹＯ−ＩＹ３の出力は、出力がステ ータス・レジスタ３２のＥＮＡ入力に印加されるＮＡＮＤゲート９８の制御の下 に、制御信号としてＣＰＵによって読み取られる。２ＹＯ−２Ｙ３出力は、出力 がステータス・レジスタ３２のＥＮＢ出力に印加されるＮＡＮＤゲート１０６の 制御の下に、ステータス信号としてＣＰＵによって読み取られる。

標準並列ポート書き込みラッチ２８は、８ビツトのエツジ・トリガー型（ｅｄｇ ｅｊｒｉｇｇｅｒｅｄ）ラッチである。上述のように、並列ポート・データ・バ スＰＰＤ（７：　Ｏ）は、ＱＯ−Ｑ７出力に印加される。システム・データ・バ スＸＤ　（７：０）は、書き込みラッチ２８のＤＯ−Ｄ７人力に印加されて、Ｃ ＰＵのそれへの書き込みを可能にする。

データは、出力が書き込みラッチ２８のクロック入力に印加されるＮＡＮＤゲー ト１４４の制御の下に、書き込みラッチ２８に書き込まれる。システム読み取り 制御信号−１０Ｗとチップ選択信号−Ｃ３ＰＤＡＴとは、ＮＡＮＤゲート１４４ の反転入力に印加される。よって、ＮＡＮＤゲート１４４の出力は、−１０Ｗ及 び−Ｃ３ＰＤＡＴの両方の信号がアクティブである場合には、アクティブである 。データは、ＮＡＮＤゲート１４４からの出力がロー又はアクティブ状態からハ イ又は非アクテイブ状態に変わるときに、書き込みラッチ１４４によってラッチ される。

書き込みラッチ２８の出力制御は、ＮＡＮＤゲート１４６の制御の下にある。

特に、書き込みラッチ２８の出力は、ＮＡＮＤゲート１４６がローになるときに イネーブルされる。ＮＡＮＤゲート１４６は、別のＮＡＮＤゲート１４８とフリ ップフロップ１５０との制御の下にある。よって、書き込みラッチ２８の出力制 御をイネーブルするためには、ＮＡＮＤゲート１４８とフリップフロップ１５０ との両方の出力がハイでなければならない。

フリップフロップ１５０は、標準データ・ポートがアクセスされる場合に、ＥＰ Ｐモードの動作において標準書き込みラッチ２８をイネーブルするのに用いられ る。ＥＰＰモードがディスエーブルされる場合には、ＥＰＰ−ＥＮ信号が非アク ティブになるが、これは、フリップフロップ１５０のＰＲＥＳＥＴピンがフリッ プフロップ１５０のＱ出力をハイにすることを消失（デアサート：　ｄｅａｓｓ ｅｒｔ）する。ＥＰＰモードの動作の間には、ＥＰＰ−ＥＮ信号は、出され（ア サート：ａＳｓｅｒｔ）ない。そような条件の間には、標準並列データ・ポート への書き込みは、Ｑ出力をハイにする。フリップフロップ１５０のＱ出力は、ロ ーからノλイヘ変位するそのクロックＣＬＫ入力に応答して、ハイになる。フリ ップフロップ１５０のクロックＣＬＫ入力は、上述のＮＡＮＤゲート１４４によ って駆動される。フリップフロップ１５０のＱ出力は、ＮＯＲゲート１５２の出 力がローになることでクリアされる。ＮＯＲゲート１５２の出力は、チップ選択 信号の−Ｃ３ＥＰＰ信号が出され、また、−１ＯＲ又は−１０Ｗ信号のどちらか が出された場合には、ローになる。ＮＡＮＤゲート１４６の他方の入力はＮＡＮ Ｄゲート１４８からであり、このＮＡＮＤゲート１４８の出力は、ＥＸＴＰＰ入 力がローであるか又は制御レジスタ３０のＱ５出力がローであるかの場合には、 ノ１イになる。

読み取りバッファ６６は、標準並列ポート及びＥＰＰ読み取りの両方のサイクル の間に並列ポート・コネクタ２０からデータを転送するのに用いられる８ビツト ・ラッチである。読み取りバッファ６６のための出力イネーブルは、ＮＡＮＤゲ ート１５４の制御の下にあり、このＮＡＮＤゲート１５４はアクティブ・ローで ある。システムＩ１０読み取り制御信号−１ＯＲは、ＮＡＮＤゲート１５４の反 転入力に印加される。ＮＯＲゲート１５６の出力は、ＮＯＲゲート１５６の別の １つの反転入力に印加される。チップ選択信号−Ｃ３ＥＰＰ、−Ｃ３ＰＤＡＴは 、ＮＯＲゲート１５６の反転入力に印加される。よって、読み取りバッファ６６ のための出力イネーブルはアクティブ・ローであるから、Ｉ１０読み取り信号− ＩＯＲがアクティブであり、更に、チップ選択信号−Ｃ５ＥＰＰ又は−Ｃ３ＰＤ ＡＴのどちらか一方がアクティブであれば、出力は常にイネーブルされ、通常及 びＥＰＰ読み取りの両方のサイクルの間に、読み取りバッファ６６をイネーブル する。

チップ選択信号−Ｃ３ＥＰＰは、ＣＰＵが３７ＢＨ−３７ＦＨ（ＬＰＴＩ）又は ２７ＢＨ−２７ＦＨ（ＬＰＴ２）をアドレス指定する場合には常に、ＥＰＰモー ドの動作の間にはアクティブである。チップ選択信号−Ｃ５ＰＤＡＴは、チップ 選択のための標準並列データである。この信号−Ｃ３ＰＤＡＴは、ＣＰＵがアド レス３７８Ｈ（ＬＰＴＩ）又は２７８Ｈ（ＬＰＴ２）を出す場合には常に、アク ティブになる。

書き込みバッファ６８は、ＥＰＰ書き込みサイクルの間に、ＣＰＵから並列ポー ト・コネクタ２０へのデータをバッファするのに用いられる８ビツトの透明（ｔ ｒａｎｓｐａｒｅｎｔ）ラッチである。データは、ＮＡＮＤゲート１５８の制御 の下で、インバータ１６０を介して書き込みバッファ６８に転送され、インバー タ１６０の出力は、書き込みラッチ６８のクロック人力ＣＬＫに印加される。Ｉ １０書き込み信号−１０Ｗとチップ選択信号−Ｃ３ＥＰＰとがＮＡＮＤゲート１ ５８の反転入力に印加されることによって、ＮＡＮＤゲート１５８は、信号−１ ０Ｗ、−Ｃ３ＥＰＰが共にアクティブである場合にはアクティブになり、ＥＰＰ ボートへの書き込みを示す。

書き込みラッチ６８の出力イネーブル制御は、ＮＡＮＤゲート１６２の制御の下 にあり、このＮＡＮＤゲート１６２はアクティブ・ローである。フリップフロッ プ１５０からのＱ出力は、ＮＯＲゲート１６４からの出力と共に、ＮＡＮＤゲー ト１６２の１つの入力に印加される。２つの信号がＮＯＲゲート１６４の反転入 力に印加される。一方の信号は、ＮＡＮＤゲート１５４の出力からである。他方 の信号は、ＮＡＮＤゲート１６６の出力からである。ＮＯＲゲート１６４からの 出力信号は、ラッチを形成するＮＡＮＤゲート１６６の一方の反転入力に印加さ れる。ＮＯＲゲート１６８からの出力は、ＮＡＮＤゲート１６６の他方の反転入 力に印加される。ステータス・レジスタ３２において入手可能である、アドレス ・ストローブ信号−ＡＳＴＲＢとデータ・ストローブ信号−ＤＳＴＲＢとは、Ｎ ＯＲゲート１０８の反転入力に印加される。

動作においては、ラッチ６８の出力制御は、ＮＡＮＤゲート１６２によって駆動 される。ＮＡＮＤゲート１６２の出力は、フリップフロップ１５０のζ出力がハ イであり、ＮＯＲゲート１６４の出力力いイである場合に、アクティブになる。

フリップフロップ１５０のＱ出力は、上述のＱ出力と同様に動作するが、極性が 逆である点だけ異なる。ＥＰＰ書き込みサイクルの間には、信号−Ｃ５ＥＰＰ、 −ｔＯＷが出されて、フリップフロップ１５０のＱ出力をハイにする。ＥＰＰ書 き込みサイクルが開始する前に、ＢＩＡＦＤＴＳＢＩＳＬＴ１両方の信号がハイ になることによりＮＯＲゲート１６８の出力をハイにし、これにより、次に、Ｎ ＡＮＤゲート１６６の出力をハイにする。−１ＯＲ信号は書き込みサイクルの間 に消失されるので、ＮＯＲゲート１６４の出力は、書き込みラッチ６８をイネー ブルするためにハイになる。

ＥＰＰ読み取りサイクルの間には、−１０Ｒ及び−Ｃ５ＥＰＰの信号が出されて 、ＮＯＲゲート１６４の出力をローにし、それにより、次に、書き込みラッチ６ ８の出力が３状態になり（ｔｒｉｓｔａｔｅｄ）　、周辺装置が並列ボート・デ ータ・バスＰＰＤ　（７：　０）を駆動することを可能にする。また、ＥＰＰ読 み取りサイクルの間には、ＥＰＰストローブ信号−ＤＳＴＲＢまたは−ＡＳＴＲ Ｂの一方が、いくらかのゲート遅延の後で出される。これにより、ＢＩＡＦＤＴ 及びＢＩＳＬＴＩの信号が出される。ＮＯＲゲート１６４の出力は、よって、ス トローブ信号−ＤＳＴＲＢ、−ＡＳＴＲＢが消失された後の短いゲート遅延の後 に生じるＢＩＡＦＤＴまたはＢＩＳＬＴＩの信号の消失まで、ＮＡＮＤゲート１ ６６の出力によってローに保たれる。ストローブ信号−ＤＳＴＲＢ、−ＡＳＴＲ Ｂは、−ＩＯＲ信号がＣＰＵによって消失された後の短いゲート遅延に続いて消 失される。

本発明を、図面とそこに示された実施例の詳細を参照して説明してきたが、これ らの詳細は、請求の範囲に記載されている本発明の範囲を制限することを意図し ていない。

付録１ 以下に、図１に図解したアドレス復号回路２４の出力のための方程式を示す。

信号　方程式 ％式％） 平成　６年１１月１５日４

Claims (11)

【特許請求の範囲】
1. １．中央処理装置（ＣＰＵ）と、システム・バスと、該システム・バスに相互接 続された標準並列ポート・コネクタと、を含むコンピュータ・システムのための 制御システムにおいて、 前記システム・バスと前記並列ポート・コネクタとの間でのデータ転送を制御す るための第１の所定のモードの動作の間に第１の所定のグルーブの信号を提供す る手段であって、前記第１の所定のグルーブの信号は第１の所定のストローブ信 号を含み、前記第１の所定のストローブ信号はソフトウェアにより発生される、 手段と、 前記システム・バスと前記並列ポート・コネクタとの間でのデータ転送を制御す るための第２の所定のモードの動作の間に第２の所定のグルーブの信号を提供す る手段であって、前記第２の所定のグルーブの信号は第２の所定のストローブ信 号を含み、前記第２の所定のストローブ信号はハードウェアにより発生される、 手段と、 動作のモードを制御する手段と、 を備えていることを特徴とする制御システム。
2. ２．中央処理装置（ＣＰＵ）と、システム・バスと、該システム・バスに相互接 続された標準並列ポート・コネクタと、を含むコンピュータ・システムのための 制御システムにおいて、 前記並列ポート・コネクタと前記システム・バスとの間のデータの転送を第１の 所定の転送速度で制御する手段と、 前記所定の転送速度を変化させる手段と、を備えていることを特徴とする制御シ ステム。
3. ３．中央処理装置（ＣＰＵ）と、システム・バスと、該システム・バスに相互接 続された標準並列ポート・コネクタと、を含むコンピュータ・システムのための 制御システムにおいて、 前記システム・バスと前記並列ポート・コネクタとの間でデータを転送する手段 と、 前記システム・バスと前記並列ポート・コネクタとの間でデータが転送される速 度を変化させる手段と、 を備えていることを特徴とする制御システム。
4. ４．請求項３記載の制御システムにおいて、前記転送手段は、所定の信号を発生 する手段を含むことを特徴とする制御システム。
5. ５．請求項４記載の制御システムにおいて、前記所定の信号は、アドレス・スト ローブ信号とデータ・ストローブ信号とを含むことを特徴とするシステム。
6. ６．請求項５記載の制御システムにおいて、前記アドレス・ストローブ信号は、 ある所定の条件の間に、ハードウェアによって発生されることを特徴とする制御 システム。
7. ７．請求項５記載の制御システムにおいて、前記アドレス・ストローブ信号は、 ある所定の条件の間に、ソフトウェアによって発生されることを特徴とする制御 システム。
8. ８．請求項５記載の制御システムにおいて、前記データ・ストローブ信号は、あ る所定の条件の間に、ハードウェアによって発生されることを特徴とする制御シ ステム。
9. ９．請求項５記載の制御システムにおいて、前記データ・ストローブ信号は、あ る所定の条件の間に、ソフトウェアによって発生されることを特徴とする制御シ ステム。
10. １０．中央処理装置（ＣＰＵ）と、該ＣＰＵによる実行のための命令を記憶する 手段と、前記ＣＰＵと並列ポート・コネクタとの間に接続されたシステム・バス と、を含むコンピュータ・システムのための制御システムにおいて、前記システ ム・バスと前記並列ポート・コネクタとの間でデータを転送する手段であって、 所定の数の所定の命令に応答する転送手段と、前記所定の数の所定の命令を減ち す手段と、を備えていることを特徴とする制御システム。
11. １１．中央処理装置（ＣＰＵ）と、システム・バスと、該システム・バスに相互 接続された標準並列ポート・コネクタと、を含むコンピュータ・システムにおい て異なる転送速度でデータを転送するプロセスにおいて、（ａ）所定のデータ転 送速度でデータを転送する第１のモードの動作と、第２の所定のデータ転送速度 でデータを転送する第２のモードの動作との間で選択するステップと、 （ｂ）選択された前記モードの動作に従って、データを転送するための１組の制 御信号を発生するステップと、 を含むことを特徴とするプロセス。