JP3232515B2 - 代替マスタ用の縦型コネクタを備えたデータ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナル・コンピュ
ータに関し、より詳しくは、プレーナ・ボード上のコネ
クタを介して直接接続された代替バス・マスタからロー
カル・バスのインターフェースを行うための改良に関す
るものである。

【０００２】

【従来の技術】一般にパーソナル・コンピュータ・シス
テムは、現代社会の多くの分野にコンピュータ・パワー
を提供するために広範に使用されるようになった。パー
ソナル・コンピュータ・システムは、通常、単一のシス
テム・プロセッサ及びそれに付随する揮発性／非揮発性
メモリ、表示装置、キーボード、１つまたは複数のディ
スケット・ドライブ、固定ディスク記憶装置、及び任意
選択のプリンタを有するシステム・ユニットからなる、
デスク・トップ型、床置き型、または携帯型のマイクロ
コンピュータとして定義することができる。これらのシ
ステムの顕著な特徴の１つは、マザーボードまたはシス
テム・プレーナ（プレーナ・ボード）を用いてこれらの
構成要素を一緒に接続していることである。これらのシ
ステムは、主として、単一のユーザに独立の計算能力を
与えるように設計され、個人や小企業でも購入できるよ
うに比較的安価な価格になっており、かつ個人や、小企
業が使用できるように適合されている。このようなパー
ソナル・コンピュータ・システムの例は、ＩＢＭのパー
ソナル・コンピュータＡＴ、及びＩＢＭパーソナル・シ
ステム／２ モデル２５、３０、Ｌ４０ＳＸ、５０、５
５、６５、７０、８０、９０、９５である。パーソナル
・コンピュータＡＴ、パーソナル・システム／２などは
ＩＢＭの商標である。

【０００３】これらのシステムは、大別して２つのＦａ
ｍｉｌｙに分類することができる。第１のＦａｍｉｌｙ
は、通常Ｆａｍｉｌｙ１モデルと呼ばれ、ＩＢＭパーソ
ナル・コンピュータＡＴ、及び当業界で認められている
他の「ＩＢＭ互換」機によって例示されるバス・アーキ
テクチャを使用する。第２のＦａｍｉｌｙは、Ｆａｍｉ
ｌｙ２モデルと呼ばれ、ＩＢＭパーソナル・システム／
２ モデル５０ないし９５、及びその互換機によって例
示されるＩＢＭのマイクロ・チャネル・バス・アーキテ
クチャを使用する。

【０００４】Ｆａｍｉｌｙ１の初期のモデルは、通常、
広く普及しているインテル８０８８または８０８６マイ
クロプロセッサをシステム・プロセッサとして使用して
いた。これらのプロセッサは、１メガバイトのメモリを
アドレス指定できる能力を有する。後のＦａｍｉｌｙ１
モデル、及びＦａｍｉｌｙ２モデルは、通常、より高速
のインテル８０２８６、８０３８６、８０４８６マイク
ロプロセッサを使用している。これらのマイクロプロセ
ッサは、より低速のインテル８０８６マイクロプロセッ
サをエミュレートするために実モードで動作し、またい
くつかのモデルではアドレス指定範囲を１メガバイトか
ら４ギガバイトに拡張する保護モードで動作することが
できる。本質的には、インテル８０２８６、８０３８
６、及び８０４８６プロセッサの実モード機能は、８０
８６及び８０８８マイクロプロセッサ用に書かれたソフ
トウエアに関してハードウエア互換性を有する。

【０００５】パーソナル・コンピュータ技術が発展し
て、８ビットから１６ビットに、ついには３２ビット幅
のバス・インタラクションに移行し、実モード動作と保
護モード動作が可能なより高速のマイクロプロセッサに
移行するにつれて、パーソナル・コンピュータのアーキ
テクチャをいくつかの変化するバス・エリアに分離する
ことによって性能向上の追求が行われてきた。より具体
的には、最初のＩＢＭＰＣコンピュータ・システムで
は、後に拡張バスとして知られたものは、必要に応じて
バッファを設け、多重化を解除してはいるものの、本質
的にはマイクロプロセッサ８０８６または８０８８接続
を単に拡張したものであった。後で、ＡＴバス仕様が開
発され、広く使用されるようになると（現在では「業界
標準アーキテクチャ」（ＩＳＡ）とも呼ばれる）、マイ
クロプロセッサとバスの間のほとんど直接的な接続を切
り離すことが可能となった。その結果、いわゆるローカ
ル・プロセッサ・バス（ローカル・バス）が生まれ、拡
張バスは入出力バスと名前が変更された。

【０００６】通常、性能を向上させるために、ローカル
・バスは、入出力バスよりも高速のクロック速度（通
常、Ｈｚで表す）で走る。また、ＩＢＭ ＡＴアーキテ
クチャは、直接メモリ・アクセス（ＤＭＡ）割込みを使
って、入出力バス上で複数のマイクロプロセッサを走行
させる可能性を開いた。

【０００７】C.ヒース（Heath）及び W.L.ロッシュ（Ro
sch）著 "The Micro Channel^TM Architecture Handboo
k"、ブラディ（Brady）刊及び W.L.ロッシュ著 "The Wi
nn Rosch Hardware Bible"、ブラディ刊は、本発明で企
図する、バス・アーキテクチャ及び代替バス・マスタな
どその他の構成要素及びシステムを扱い、説明してい
る。

【０００８】

【発明が解決しようとする課題】性能の向上が引き続き
追求され、マイクロプロセッサのより高速なクロック速
度が達成可能になるにつれて、Ｆａｍｉｌｙ２の諸機能
をＦａｍｉｌｙ１システムに適合させることを望ましい
とする考え方が進展してきた。これを実行するには、バ
ス・マスタ制御が必要である。現在まで、たとえばＭＣ
Ａ用に設計されたバス・マスタの機能をＡＴバスで実現
するには、プレーナの再設計、及び通常扱いにくく高価
につく回路の再加工によって実現されてきた。ＡＴバス
上のバス・マスタ制御は実施が難しく、互換性を維持し
ながら多数のバス・マスタを組み込むことはほぼ不可能
である。特にＡＴバス・システムでは、チャネル接続は
好ましくない。コネクタの再加工はまた、大きな回路板
面積を消費する可能性もある。本発明の目的は、たとえ
ばＡＴバス等で例示できる従来の入出力バス（Ｆａｍｉ
ｌｙ１仕様）では困難なバス・マスタ制御等Ｆａｍｉｌ
ｙ２仕様の諸機能を、前記Ｆａｍｉｌｙ１仕様のシステ
ムに簡単な変更を加えるだけで実現することにある。

【０００９】

【課題を解決するための手段】以上のことを念頭におい
て、本発明は、Ｆａｍｉｌｙ２の特徴及び諸機能を実施
する際に、Ｆａｍｉｌｙ１のコンピュータ・システム・
アーキテクチャの使用を可能にする。これは、ローカル
・バス及び入出力バスの両方を受ける直接結合プレーナ
・リセプタを用いて構成されたシステムによって実施さ
れる。

【００１０】

【実施例】本発明については、後で本発明の好ましい実
施例を示す添付の図面を参照しながらより詳しく説明す
るが、以下の説明を始めるに当たり、当業者なら、本発
明の有利な結果を達成しながら、本明細書に記載する本
発明を修正できるであろうことを了解されたい。したが
って、以下の説明は当業者を対象とする広範な教示的開
示であり、特許請求の範囲で定義される本発明を限定す
るものではないことを理解されたい。また、以下の実施
例では、主に、クロック周波数が低いバスである入出力
バスの一例としてＡＴバスを、それよりクロック周波数
が高い（データ転送速度性能が高い）バスとしてローカ
ル・バスを例示する。ローカル・バスに適合可能なバス
仕様としてＭＣＡを念頭に置くが、ＭＣＡはあくまでも
一例であり、これを限定するものではない。

【００１１】より具体的に添付の図面を参照すると、図
１には、本発明を組み込んだマイクロコンピュータ１０
が示されている。上記のように、コンピュータ１０は、
付随するモニタ１１、キーボード１２、ならびに印刷装
置または作図装置１４を有することができる。図２に示
すように、コンピュータ１０は、カバー１５を有する。
このカバー１５は、シャーシ１９と協働して、ディジタ
ル・データを処理し記憶するためのデータ処理要素及び
記憶要素を受けるための、囲まれ遮蔽された空間を画定
する。これらの構成要素の少なくともいくつかは、シャ
ーシ１９上に装着されたプレーナ・ボード２０上に装着
されている。このプレーナ・ボードは、上記の諸構成要
素、及びフロッピー・ディスク駆動機構、様々な形の直
接アクセス記憶装置、アクセサリ・カードやアクセサリ
・ボードなど他の関連要素を含む、コンピュータ１０の
構成要素を電気的に相互接続するためのベースとなる。

【００１２】シャーシ１９は、図２に示すように、底面
１３及び背面パネル１６を有し、磁気ディスクや光ディ
スク用のディスク駆動機構、テープ・バックアップ駆動
機構などのデータ記憶装置を受ける、少なくとも１つの
開いたベイ２２を画定する。図示されている形では、上
側ベイは第１のサイズの周辺駆動機構（３．５インチ駆
動機構など）を受けるように適合されている。そこに挿
入されたディスケットを受けることができ、ディスケッ
トを用いて、データを受け取り、記憶し、引き渡すこと
ができる、取外し可能媒体直接アクセス記憶装置であ
る、周知のようなフロッピー・ディスク駆動機構を、上
側ベイ２２内に設けることが可能である。

【００１３】図５は、プレーナ・ボード２０上に装着さ
れた諸構成要素、プレーナ・ボード２０の入出力スロッ
トへの接続、及びパーソナル・コンピュータ・システム
のその他のハードウェアを含む、本発明による図２のシ
ステム１０のようなコンピュータ・システムの様々な構
成要素を示す。図５は、Ｆａｍｉｌｙ１仕様のバス・ア
ーキテクチャを実現できるパーソナル・コンピュータ・
システムの構成図であるが、一方、以下に説明する様に
本発明のローカル・バス（ローカル・アドレス・バス３
４、ローカル制御バス３６、ローカル・データ・バス３
８）の変更を加えた本発明のコンピュータ・システムを
も示したものである。プレーナ・ボード２０には、シス
テムの中央演算処理装置３２（ＣＰＵ）が直接接続され
ている。ＣＰＵ３２として、適当などんなマイクロプロ
セッサでも使用できるが、最適なマイクロプロセッサの
１つはインテル８０３８６である。このＣＰＵは、ロー
カル・アドレス・バス３４、ローカル制御バス３６、ロ
ーカル・データ・バス３８からなる高速で動作するＣＰ
Ｕのローカル・バスにハードワイヤ接続されている。

【００１４】プロセッサ３２の他に、コプロセッサ４
０、プロセッササポートチップ４２、入出力制御装置／
ＤＭＡ４４もすべて、ローカル・アドレス・バス３４、
ローカル制御バス３６、ローカル・データ・バス３８か
らなるローカル・バスに沿って接続されている。動作の
際にローカル・バスは、アドレス・バス及びデータ・バ
スのデータフローを各々制御する別々のバッファ４６及
び４８に信号を供給する。これらのバッファ４６及び４
８の出力と、ＡＴバスの制御を行うプロセッササポート
チップ４２の出力が組み合わされて、しばしば入出力バ
スあるいは拡張バスと呼ばれる、アドレス、データ、及
び制御用の総合的ＡＴバス（ＡＴアドレス・バス、ＡＴ
制御バスあるいはＡＴデータ・バス）が形成される。

【００１５】プロセッササポートチップ４２は、実際に
は、図５に示されていない多数の接続を論理回路の全体
にわたって有するが、プレーナ・ボード２０用の制御セ
ンタのように機能する。これは、すべてのバッファ、す
なわちメモリ・バッファ５５とバッファ４６，４８を制
御する信号を供給する。プロセッサ３２によって生成さ
れるサイクルは、まずプロセッササポートチップ４２が
検出し、そのサイクルが入出力制御装置／ＤＭＡ４４、
メモリ５２，５４、あるいはコプロセッサ４０など、局
所装置用なのかどうか、あるいはそれを動作のためにＡ
Ｔバス（ＡＴアドレス・バス、ＡＴ制御バスあるいはＡ
Ｔデータ・バス）に渡すべきかどうかを決定する。した
がって、ＡＴバス制御を生成するだけでなく、コプロセ
ッサ４０及びメモリ５２，５４、入出力制御装置／ＤＭ
Ａ４４、ならびにＡＴバスとローカル・バスとを接続す
るバッファ４６及び４８とのインターフェース処理をも
調整する。バッファ４６は、本発明の企図する所では、
再駆動機能またはラッチ機能を実行するための論理バッ
ファである。

【００１６】図５の入出力制御装置／ＤＭＡ４４は、プ
レーナ・ボード２０と共に使用される１個の単一装置で
ある。これは、ローカル・アドレス・バス３４、及び図
５に示されていない狭いデータ・バス上に接続される。
この入出力制御装置／ＤＭＡ４４は、ＤＭＡサイクル中
に制御を引き受け、目標アドレスをローカル・アドレス
・バス３４にセットし、次いでそれがアドレス・バッフ
ァ４６を介してＡＴアドレス・バスから再駆動される。
さらに、入出力制御装置４４は、端子５６に接続される
８０４２キーボード／マウスコントローラ、１６４５０
シリアルポートコントローラ、８２０７７ディスケット
コントローラ、実時間クロックを含むいくつかの個別Ｌ
ＳＩチップに対するインターフェースを行う。入出力制
御装置／ＤＭＡ４４はまた、並列ポート出力を直接供給
する。入出力制御装置／ＤＭＡ４４のチップは、様々な
ＬＳＩチップ用のアドレス復号を行い、そのためフロン
ト・エンドでのアドレス復号は不要である。また、プレ
ーナ・ボード２０または縦型カード２３内に、ローカル
・バス（ローカル・アドレス・バス３４、ローカル制御
バス３６、ローカル・データ・バス３８）の制御を選択
し優先順位をつける、アービタ（図示せず）を備えるこ
とが企図されている。例えば、プロセッササポートチッ
プ４２がその機能を果すこともできる。

【００１７】この本実施の形態では、図３及び図４を見
ると最もよくわかるように、ＡＴバス信号は、５個のコ
ネクタ・カード・スロット２４、２５、２６、２７、２
８を有する縦型カード２３に縦型コネクタ５０を介して
達する。ローカル・アドレス・バス３４、ローカル制御
バス３６、ローカル・データ・バス３８も、縦型コネク
タ５０に直接接続される。これで、縦型コネクタ５０
は、さらに、特にＡＴシステムのローカル・バスまたは
バス・マスタと連絡するプラグイン装置をコネクタ・カ
ード・スロット２４、２５、２６、２７、２８のうちの
１つで受けるために、プラグインの縦型カード２３を受
ける準備ができる。これにより、Ｆａｍｉｌｙ１の動作
に加えて、Ｆａｍｉｌｙ２レベル機能用の縦型カード２
３が提供できる。

【００１８】図５で、ＣＰＵ３２は、さらに、バッファ
５５を介して、ここには単一のインライン・メモリ・モ
ジュールＳＩＭＭ５２として示されている揮発性ランダ
ム・アクセス・メモリ、及びＢＩＯＳ ＲＯＭ５４に接
続されている。ＲＯＭ５４は、ＣＰＵ３２に対する基本
入出力動作用の命令を記憶する。ＢＩＯＳ ＲＯＭ５４
は、端子５６に接続される、キーボード、直列ポート、
ディスケット、並列ポート、実時間クロック、マウスな
どの入出力装置間のインターフェースを行うためのＢＩ
ＯＳと、マイクロプロセッサ３２のオペレーティング・
システムを、入出力制御装置／ＤＭＡ４４と共に含んで
いる。ＢＩＯＳの実行時間を削減するため、ＲＯＭ５９
に記憶されている命令をＳＩＭＭ５２のＲＡＭ中にコピ
ーすることができる。

【００１９】バッファされたローカル・アドレスおよび
データのバスにはさらに、文字ベースの情報を記憶し、
図形またはイメージ・ベースの情報を記憶するためのグ
ラフィック・ビデオ・メモリ６０に関連する、ビデオ信
号プロセッサ（ＶＳＰ）５８などの様々な入出力構成装
置が結合できる。ビデオ・プロセッサ５８と交換された
ビデオ信号は、ディジタル・アナログ変換器（ＤＡＣ）
６２を介して、端子５６にあるモニタまたはその他の表
示装置に渡すことができる。

【００２０】以後、特に図５及び図６のシステム構成図
を参照して本発明を説明するが、以下の説明の始めに、
本発明による装置及び方法はプレーナ・ボードの他のハ
ードウェア構成と共に使用できることを了解されたい。
例えば、システム・プロセッサ３２は、インテル８０４
８６マイクロプロセッサでもよい。

【００２１】図６の実施態様構成図に詳しく入る前に、
まず、いわゆる多重マスタまたはバス・マスタのパーソ
ナル・コンピュータによる支援を考察しておくのが適当
である。本明細書では、「マスタ」とは、プロセッサま
たはバスに対する制御を獲得し、バス上でアドレス信
号、データ信号、制御信号を駆動するように設計された
何らかの回路である。このような機能を備えると、マス
タ装置は、システム・メモリと他の機器との間で情報を
転送できるようになる。

【００２２】互いに交替し得るマスタは、システム・マ
スタ（通常、ＣＰＵ）、ＤＭＡマスタ、バス・マスタの
３種に大別できる。システム・マスタは、システム構成
を制御し管理する。これは、通常、システムにおけるデ
フォルトのマスタである。デフォルトのマスタとは、他
のマスタが要求していない場合、バスを所有するものを
いう。ＤＭＡマスタは、ＤＭＡスレイブとメモリ・スレ
イブの間でデータを転送する特別な型式のマスタであ
り、バスの割当てを行わず、アービトレータであるＤＭ
Ａスレイブにサービスする。本明細書では、バス・マス
タは、バスの使用を割り当て、入出力スレイブまたはメ
モリ・スレイブとの情報転送を支援する。

【００２３】バス・マスタは必ずしもプロセッサを必要
としないので、何によってある装置がバス・マスタにな
るのかよく誤解される。また、バス・マスタは、別のバ
ス・マスタからアクセスされた時、スレイブとして応答
するよう求められることがある。バス・マスタは、割当
てによりバスの制御を獲得し、特定のバス・サイクルの
実行を制御する能力をもつことが特徴である。

【００２４】一般的に、全機能制御装置、特殊機能制御
装置、プログラム式特殊機能制御装置の、３種のバス・
マスタが存在する。これらの間の基本的相違は、柔軟
度、機能、価格にある。全機能制御バス・マスタは最も
柔軟性があり、最も多くの機能を有し、一般に最も高価
である。通常、全機能バス・マスタは、それ自体のプロ
グラム式ＣＰＵを有し、オペレーティング・システム・
ソフトウェアを含めて全システム資源を制御することが
できる。特殊機能制御装置は、柔軟性、機能、価格が最
も低い。通常、特殊機能制御装置は、他のマスタからの
支援をほとんどまたは全く必要とせず、特定の機能を実
行するのに、ＣＰＵを使用せず、論理回路を使用する。
プログラム式特殊機能制御装置は、両者の中間にある。
特殊機能制御装置とプログラム式特殊機能制御装置の基
本的相違は、バス・マスタの機能または実行特性あるい
はその両方を修正できる能力である。このような修正
は、処理装置の使用、または設定可能なレジスタによっ
て実施できる。

【００２５】Ｍｉｃｒｏ Ｃｈａｎｎｅｌアーキテクチ
ャがＩＢＭのＰＳ／２製品ラインに導入されることによ
って、真のバス・マスタ機能が実施された。ハードウェ
ア媒介調停プロセス、優先使用の方法、バスを平等に共
用するための公平アルゴリスムが、Ｍｉｃｒｏ Ｃｈａ
ｎｎｅｌとＡＴマスタ機能の主な相違である。ＡＴアー
キテクチャの下でのバス・マスタ機能は、バス制御の問
題と、メモリ再生サイクルの損失によるデータの喪失の
問題という簡単でない課題を解くことを必要とした。

【００２６】Van Nostrand Reinhold 社より出版され
た、パット A.バウルズ（Pat A. Bowlds）博士の著 "Mi
cro Channel Architecture: Revolution in Personal C
omputer" は、本発明で企図する、マスタ、装置、調停
の問題を扱っている。

【００２７】図６の実施態様構成図は、構成図に関して
図５より上の別のレベルである。これは、ローカル・バ
ス７８（ローカル・アドレス・バス、ローカル・データ
・バスおよびローカル制御バス）に加えて、プロセッサ
サポートチップ７４の出力、アドレス及びデータ・バッ
ファ７６の出力線を経由するＡＴバス７０（ＡＴアドレ
ス・バス、ＡＴデータ・バスおよびＡＴ制御バス）を示
している。この図に示されたローカル・バス装置は、縦
型コネクタ５０を介してローカル・バス７８に接続され
る、入出力制御装置または回路内エミュレータ（ＩＣ
Ｅ）８０である。これは、プロセッサ・インターフェー
ス・バス（ローカル・バス７８）に接続され、ＩＣＥ８
０の場合は、プレーナ・ボード上のマイクロプロセッサ
７２の動作を禁止し、プレーナ・ボード（例えばプレー
ナ・ボード２０）全体が縦型コネクタ５０を介して回路
内エミュレータによって制御される。

【００２８】局所バス装置（ローカル・バスに適合する
装置）８０、例えば入出力制御装置の場合、例えば、そ
れがＳＣＳＩ制御装置であろうとネットワークであろう
と、その特定の装置が短期間、ローカル・バス７８の制
御を引き受けることができる。ローカル・バス７８上に
セットされた信号は、プロセッサ７２からの標準プロセ
ッサ出力と見なされ、プロセッササポートチップ７４と
アドレス及びデータ・バッファ７６によってプロセッサ
７２からの標準プロセッサ出力として扱われる。このた
め、ローカル・バス７８を介し、プレーナ・ボード２０
上にある基本プロセッサ７２以外の機構を経由して、Ａ
Ｔ仕様のコンピュータ・システムに接続された装置上の
メモリにアドレスすることが可能となる。このようにし
て、縦型コネクタ５０を経由する信号は、ＡＴバス信号
及びプロセッサ・バス信号の両方を有する。このように
してプレーナ・ボード２０を設計し直すことなく、プロ
セッサ７２に接続される代替マスタを受けることができ
る。前から予期されていなかった場合、修正された縦型
カードが必要となることがある。

【００２９】ＩＣＥを組み込むことが望ましい場合、考
えられる実施態様は、修正された縦型カード２３に差し
込まれ、縦型コネクタ５０に差し込まれ、縦型コネクタ
から回路内エミュレータ・フットプリントに物理的に移
される、専用のカードであろう。局所入出力装置（ロー
カル・バスに適合する入出力装置）の場合、考えられる
実施態様はやはり、例えば４個のＡＴバス・コネクタ
と、局所バス装置を受ける１個の専用のコネクタをもつ
修正された縦型カードとなろう。１例として、この専用
の縦型カードに挿入される別個のボードとしての局所Ｓ
ＣＳＩ装置から設計を始めることができる。本発明によ
らなければ、ＳＣＳＩ装置など標準の入出力制御装置
は、それぞれＦａｍｉｌｙ２のバス設計及びＦａｍｉｌ
ｙ１のバス設計を扱うために１つずつ、２つのコード・
バージョンを必要とすることになり、オペレーティング
・システムのパスレングスが不必要に増大することにな
ろう。

【００３０】Ｆａｍｉｌｙ１とＦａｍｉｌｙ２の実施態
様の間ではコード・アーキテクチャにいくつかの本質的
相違がある。Ｆａｍｉｌｙ１の設計では、オペレーティ
ング・システムとＢＩＯＳが一緒になって、転送すべき
データを識別し、ＳＣＳＩ制御装置の他に、ＤＭＡ制御
装置を（それが使用中の装置であるとした場合）プログ
ラミングしなければならない。両者は、どちらの場合に
もハードウェアに作用し、転送を行う準備をさせるた
め、それらをセットアップし同期させる。システム制御
ブロック・アーキテクチャをもつＦａｍｉｌｙ２の設計
の場合、オペレーティング・システム及びＢＩＯＳが、
転送しようとするデータ域を収集し、いくつかのコマン
ド列を生成し、制御ブロック、あるいは互いに連係され
た一連の制御ブロックを書き込む。次いで、バス・マス
タに、タスク・リストがメモリのある点で始まることを
知らせ、次に、バス・マスタはデータを前後に移動させ
るだけでなく、実際に主記憶装置からコマンドを引き出
す。次いで、これらのコマンドを互いに連鎖して、オペ
レーティング・システムが同様のコード経路を通過する
回数を最小にすることができる。また、入出力制御装置
とシステムの間で起こる割込みの数を減らす。割込みコ
ード経路長は、オペレーティング・システム中で非常に
長いパスであることがよく知られており、特に、割込み
が余りに頻繁な場合には、全体的システム性能を低下さ
せる。

【００３１】Ｆａｍｉｌｙ１バス・アーキテクチャは、
マスタがローカル・バスの制御を引き受けることを許す
としても、最小サイクル時間が約３７５ナノ秒なので、
若干の性能限界が存在する。縦型カードコネクタを介す
るローカル・バス装置は、サイクルの種類に応じて、１
００〜２００ナノ秒でメモリにアクセスする。このた
め、データは、縦型カード上の入出力制御装置実施態様
から、主記憶装置中の入出力制御装置から前後に移動す
ることができる。実際に、回路内エミュレータを接続
し、それがシステムの制御を引き受けることが絶対に必
要である。というのは、回路内エミュレータは全速で走
行する必要があるが、それはＦａｍｉｌｙ１バスのマス
タ機能を介するのではなく、ローカル・バスに接続する
ことによって可能となる機能だからである。

【００３２】ＡＴバスは多重アーキテクチャ式マスタ機
能に適合されていないので、マスタ機能はある程度制限
されている。それは、例えば、システム制御ブロックを
有するマイクロ・チャネル・アーキテクチャのように精
巧ではない。最も望ましいと思われる装置のタイプは、
特定の装置を認識する既存のソフトウェアで完全にサポ
ートされるものである。これは、独自のハードウェア再
設計を行う必要なく、Ｆａｍｉｌｙ１プラットフォーム
上に簡単に移行することが可能である。

【００３３】コネクタの論理モデルは、ローカル・バス
及びＡＴバス用の備えを含んでいる。コネクタ５０は、
ローカル・バス信号を受け取る。例示的コネクタのほぼ
中心部分にあるＡＴバスに帰属させることのできる、定
義済みの１組の信号がある。ローカル・アドレス・バス
は通常、コネクタの一端に接続され、ローカル・データ
・バスは通常、コネクタの他端に接続される。また、コ
ネクタの両端には、様々な制御信号がある。接続の場所
は、回路レイアウトにおけるコネクタ本体へのアクセス
可能性に応じて決まる。したがって、この特定の実施態
様は、信号がコネクタ・インターフェースのどこにかか
るかという限りで、プレーナ・ボード設計によって案内
される。

【００３４】本発明の機能の提供は、縦型コネクタ５０
と、プレーナ・ボード２０に追加された１対の３状態駆
動機構及びプルアップ抵抗を含む簡単な多重化回路と
に、５０または６０個の信号を比較的安価に追加するこ
とによって実施できる。

【００３５】プロセッサ・バスを縦型カード・インター
フェースへと経路指定することの他の副次的利点は、テ
スト及びデバッグのため、ＡＴまたは入出力バスならび
にプロセッサ・バスに容易にアクセスできることであ
る。さらに、今や最新式コンピュータ・システムに必要
な独特の接続方式によらず、インターフェースによって
プロセッサ・エミュレーションが実施できる。

【００３６】図面及び明細書中で、本発明の好ましい実
施例を詳しく記述してきた。特定の用語を使用してきた
が、この記述では、限定する目的ではなく、総称的かつ
記述的な意味でのみ術語を使用する。

【図面の簡単な説明】

【図１】本発明を実施したパーソナル・コンピュータの
透視図である。

【図２】シャーシ、カバー、プレーナ・ボード、縦型コ
ネクタ、背面パネルを含む、図１のパーソナル・コンピ
ュータ・システムのいくつかの構成要素間の協働関係を
示す、これらの構成要素の分解透視図である。

【図３】プレーナ・ボード、縦型ボード、背面パネル、
部分シャーシ間の協働関係を示す、これらの構成要素の
透視図である。

【図４】相互に協働関係にある、プレーナ・ボード及び
縦型カードの透視図である。

【図５】図１、図２、図３及び図４のパーソナル・コン
ピュータ・システムのいくつかの構成要素の概略図であ
る。

【図６】代替バス・マスタの局所プロセッサを制御する
能力を概略的に示す、実施態様構成図である。

【符号の説明】

１０ コンピュータ １５ カバー １６ 背面パネル １９ シャーシ ２０ プレーナ・ボード ２２ 上側ベイ ２３ 縦型カード ２４ コネクタ・カード用・スロット ２５ コネクタ・カード用・スロット ２６ コネクタ・カード用・スロット ２７ コネクタ・カード用・スロット ２８ コネクタ・カード用・スロット ３２ プロセッサ ３４ ローカル・アドレス・バス ３６ ローカル・制御バス ３８ ローカル・データ・バス ４０ コプロセッサ ４２ プロセッササポートチップ ４４ 入出力制御装置／ＤＭＡ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース・アラン・スミス アメリカ合衆国33478、フロリダ州ジュ ピター、112番ドライブ・ノース 15733 番地 (56)参考文献 特開 昭62−120547（ＪＰ，Ａ) 日経バイト（1990−１），Ｐ．214〜 216

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】代替バス・マスタ機能を含むデータ処理シ
   ステムであって、 コンピュータ要素として、 プロセッサと、メモリと、ロ
   ーカル・バスと、前記ローカル・バスに沿って前記プロ
   セッサから信号を受け取り該受け取った信号に応じて入
   出力装置によって処理するための出力信号を発生するバ
   ッファ手段と、該出力信号を受け取る入出力バスと、前
   記ローカル・バス及び前記入出力バスを含むコンピュー
   タ要素を支持するプレーナ・ボードと、を含むコンピュ
   ータと、 前記プレーナ・ボードによって支持され、前記ローカル
   ・バス及び前記入出力バスに直接接続され、いずれも前
   記ローカル・バスまたは入出力バスに直接接続すること
   が可能な２つ以上の入出力装置を接続するための、コネ
   クタ手段とを含み、 前記入出力装置と前記ローカル・バスとが直接接続さ
   れ、前記入出力装置によって前記プロセッサの動作を禁
   止することが可能なデータ処理システム。
2. 【請求項２】前記ローカル・バスに直接接続された入出
   力装置が、前記コンピュータのプロセッサを使用禁止に
   し、前記ローカル・バスに直接接続されたコネクタを介
   してプレーナ全体を制御する、インサーキットエミュレ
   ータであることを特徴とする、請求項１に記載のデータ
   処理システム。
3. 【請求項３】（ａ）アドレス信号、データ信号及び制御
   信号を含むプロセッサ信号を生成する局所プロセッサ
   と、 （ｂ）前記アドレス信号、データ信号及び制御信号を伝
   送するための、ローカル・バスと、 （ｃ）前記ローカル・バスに接続され、前記局所プロセ
   ッサによって制御される、揮発性メモリ及び不揮発性メ
   モリと、 （ｄ）前記局所プロセッサ及び前記ローカル・バスを支
   持する、プレーナ・ボードと、 （ｅ）前記プレーナ・ボードによって支持され、入出力
   装置を制御する、入出力制御装置と、 （ｆ）前記ローカル・バスに接続され、前記プロセッサ
   信号を受け取って出力信号を発生する、バッファ手段
   と、 （ｇ）前記出力信号をバッファ手段から受け取るための
   入出力バスと、 （ｈ）前記ローカル・バス及び前記入出力バスに接続さ
   れ、前記プレーナ・ボードによって支持される、プレー
   ナ・コネクタと、 （ｉ）前記プレーナ・コネクタと係合し、前記プレーナ
   ・コネクタを介して、前記局所プロセッサから前記プロ
   セッサ信号を直接受け取り、前記バッファ手段から前記
   出力信号を受け取る、縦型カードと、 （ｊ）第１入出力装置と係合し、前記出力信号を受け取
   る、前記縦型カード上のＡＴバス仕様の第１スロット
   と、 （ｋ）第２入出力装置と係合し、前記プロセッサ信号を
   受け取って、マイクロコンピュータ・システムの前記局
   所プロセッサに対するバス・マスタ代替装置を提供する
   前記縦型カード上の第２スロットと、 を含むデータ処理システム。
4. 【請求項４】前記第２入出力装置が、前記プレーナ・コ
   ネクタを介して前記プロセッサ信号を受け取り、前記マ
   イクロコンピュータ・システムの前記プレーナ・ボード
   によって支持される前記局所プロセッサ、前記揮発性メ
   モリ及び前記不揮発性メモリの動作を制御するバス・マ
   スタを提供する、インサーキットエミュレータであるこ
   とを特徴とする、 請求項３に記載のデータ処理システム。
5. 【請求項５】前記プレーナ・ボードによって支持される
   マイクロコンピュータ・システムの動作有効性を判断す
   るため、該マイクロコンピュータの各動作要素に直接結
   合されるように、前記プレーナ・コネクタに接続された
   前記縦型カードに、試験及びデバッグ用装置が直接接続
   されることを特徴とする、 請求項３に記載のデータ処理システム。
6. 【請求項６】周辺装置を接続可能な入出力バス及びロー
   カル・バスを有するデータ処理システムであって、 前記データ処理システムを制御するためのローカル・バ
   ス仕様の周辺装置を連結するための接続部と、 前記ローカル・バスに直接接続されたローカル・バス仕
   様の周辺装置を制御するための信号を発生し、ローカル
   ・バス仕様のメモリとの間で交信するために、前記ロー
   カル・バスに接続されたプロセッサと、を含み、 該プロセッサ、前記ローカル・バス、前記ローカル・バ
   ス仕様のメモリ、及び内蔵入出力装置が一つの基板上に
   支持されており、 入出力バス仕様のメモリを独立して制御するために、ロ
   ーカル・バス仕様の周辺装置及び入出力バス仕様の装置
   を直接接続可能なコネクタが組み込まれている、ことを
   特徴とするデータ処理システム。
7. 【請求項７】プロセッサ及びメモリを含み、該プロセッ
   サ及び該メモリを支持するプレーナ・ボードを有し、情
   報を該メモリと接続可能な装置の間で転送するための該
   接続可能な装置を受けるように配線接続された、入出力
   バス及びローカル・バスを有するデータ処理システムで
   あって、 前記ローカル・バスは、前記プロセッサおよび前記メモ
   リに接続され、前記プロセッサが生成する信号を伝送す
   るものであり、 前記入出力バスは、前記プロセッサの信号をバッファ手
   段を介して伝送するものであり、前記接続可能な装置を受けるように配線接続されたコネ
   クタ部には、前記ローカル・バスおよび入出力バスが配
   線接続され、 前記接続可能な装置のインターフェース仕様が、前記ロ
   ーカル・バス又は前記入出力バスのいずれかであること
   を特徴とする、データ処理システム。