JPS608972A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS608972A JPS608972A JP58115885A JP11588583A JPS608972A JP S608972 A JPS608972 A JP S608972A JP 58115885 A JP58115885 A JP 58115885A JP 11588583 A JP11588583 A JP 11588583A JP S608972 A JPS608972 A JP S608972A
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- board
- microprocessor
- cpu
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- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マルチプロセッサシステムに関し、例エバパ
ーソナルコンビ暴−夕等に用いられ、異種のプロセッサ
を各プロセッサのアーキテクチ鼻アに依存することなく
自由に切シ換え使用ができるようにしたマルチプロセッ
サシステムに関する。
ーソナルコンビ暴−夕等に用いられ、異種のプロセッサ
を各プロセッサのアーキテクチ鼻アに依存することなく
自由に切シ換え使用ができるようにしたマルチプロセッ
サシステムに関する。
技術の背景
パーソナルコンビ具−夕等に用いられるマイクロプロセ
ッサとしては各社で開発された種々のものがあに、また
それぞれのプロセッサに対応して各種のソフトフェアが
開発されている。しかしながら、これらのソフトフェア
は相異なるプロセッサに対しては通常互換性がないもの
が多く、１台のパーソナルコンビ鳳−タによって相異な
るプロセッサのために開発されたソフトフェアを利用で
きるようにするためには特別の工夫が要求される。
ッサとしては各社で開発された種々のものがあに、また
それぞれのプロセッサに対応して各種のソフトフェアが
開発されている。しかしながら、これらのソフトフェア
は相異なるプロセッサに対しては通常互換性がないもの
が多く、１台のパーソナルコンビ鳳−タによって相異な
るプロセッサのために開発されたソフトフェアを利用で
きるようにするためには特別の工夫が要求される。
従来技術と問題点
従来より、１台のパーソナルコンピュータ等においてで
きるだけ多くのソフトウェアを利用できるようにするた
め、１台のパーソナルコンビ為−夕に複数種類のプロセ
ッサを搭載しこれらのプロセッサを切シ換えて動作させ
ることにょシ相異なるプロセッサ用に開発されたソフト
ウェアを利用できるようにしたものが知られている。例
えば、富士通社製のＦＭ−８型バーンナルコンビ島−タ
においてはモトローラ社製の６８０９型プ四セツサおよ
びオプシ冒ンによりザイログ社製のｚＢｏ型プロセッサ
を切シ換え使用できるようにされており、また、米国ア
ップル社のアップル■型パーツ（３） ナルコンピュータにおいてはモスチック社製の６５０２
型プロセツサおよびオブシ言ンにょシザイ四グ社製ｚ８
ｏ型プロセッサを切シ換えて使用できるようにされてい
る。
きるだけ多くのソフトウェアを利用できるようにするた
め、１台のパーソナルコンビ為−夕に複数種類のプロセ
ッサを搭載しこれらのプロセッサを切シ換えて動作させ
ることにょシ相異なるプロセッサ用に開発されたソフト
ウェアを利用できるようにしたものが知られている。例
えば、富士通社製のＦＭ−８型バーンナルコンビ島−タ
においてはモトローラ社製の６８０９型プ四セツサおよ
びオプシ冒ンによりザイログ社製のｚＢｏ型プロセッサ
を切シ換え使用できるようにされており、また、米国ア
ップル社のアップル■型パーツ（３） ナルコンピュータにおいてはモスチック社製の６５０２
型プロセツサおよびオブシ言ンにょシザイ四グ社製ｚ８
ｏ型プロセッサを切シ換えて使用できるようにされてい
る。
しかしながら、前記従来形のコンビエータシステムにお
いては、予め定められた特定のプロセッサ間においての
み切シ換え使用が可能であシ、予め定められたもの以外
のプロセッサを切υ換え使用することはできず、従って
各プロセッサ用に開発されたソフトウェアを最大限に利
用するととができないという不都合があった。また、前
記従来形においては、メインプリント板にメインプロセ
ッサが固定的に取シ付けられ、他の特定のプロセッサを
搭載したプリント板を骸メインプリント板にコネクタに
よって接続するという構造を用いていたため、コンビエ
ータシステムの種類に応じてメインプロセッサが限定さ
れメインプロセッサとして任意のプロセッサを使用する
ととが不可能であるという不都合もあった。
いては、予め定められた特定のプロセッサ間においての
み切シ換え使用が可能であシ、予め定められたもの以外
のプロセッサを切υ換え使用することはできず、従って
各プロセッサ用に開発されたソフトウェアを最大限に利
用するととができないという不都合があった。また、前
記従来形においては、メインプリント板にメインプロセ
ッサが固定的に取シ付けられ、他の特定のプロセッサを
搭載したプリント板を骸メインプリント板にコネクタに
よって接続するという構造を用いていたため、コンビエ
ータシステムの種類に応じてメインプロセッサが限定さ
れメインプロセッサとして任意のプロセッサを使用する
ととが不可能であるという不都合もあった。
発明の目的
（４）
本発明の目的は、前述の従来形における問題点に鑑みマ
ルチプロセッサシステムにおいテ、共通プリント板上に
共通メモリおよび入出力インターフェース回路等を搭載
し、各プロセッサを搭載するＣＰＵボードを複数個該共
通プリント板にプラグイン型のコネクタ等によって接続
できるようＫするという構想に基づき、任意の種類のプ
ロセッサを各プロセッサのアーキテクチ凰アに依存する
ことなく自由に切シ換え使用できるようにし、各プロセ
ッサのソフトウェアが最大限に活用できるようにすると
共に、メインプロセッサとしても任意のプロセッサが使
用できるようにしてコンビエータシステムがその使用分
野に適した能力を有するように構成できるようにするこ
とにある。
ルチプロセッサシステムにおいテ、共通プリント板上に
共通メモリおよび入出力インターフェース回路等を搭載
し、各プロセッサを搭載するＣＰＵボードを複数個該共
通プリント板にプラグイン型のコネクタ等によって接続
できるようＫするという構想に基づき、任意の種類のプ
ロセッサを各プロセッサのアーキテクチ凰アに依存する
ことなく自由に切シ換え使用できるようにし、各プロセ
ッサのソフトウェアが最大限に活用できるようにすると
共に、メインプロセッサとしても任意のプロセッサが使
用できるようにしてコンビエータシステムがその使用分
野に適した能力を有するように構成できるようにするこ
とにある。
発明の構成
そしてとの目的は、本発明によれば各々プロセッサユニ
ットを収容しかつステータスフリップフロップを有する
複数のＣＰＵボード、および各プロセッサから制御可能
な共通レジスタを有するメインボードを具備し、１つの
プロセッサからメインボードの共通レジスタに所定のコ
ードを書込むことによシ該メインボードは該プロセッサ
にホールト要求信号を入力し該プロセッサの停止によシ
ホールトアクル−ジ信号が受信されると該コードに応じ
て定められ石ＣＰＵボードに入力されていたホールト要
求信号を遮断し、各ＣＰＵボードのステータスフリップ
フロップは〉インボードからホールト要求信号の入力に
応じてセットされ、該ステータスフリップ７四ツブのセ
ットにより現在実行中の命令が終了した時点で該ＣＰＵ
ボードはホールト状態となりてメインボードにホールド
アクル−ジ信号を入力するととを特徴とするマルチプロ
セッサシステムを提供するととによって達成される。
ットを収容しかつステータスフリップフロップを有する
複数のＣＰＵボード、および各プロセッサから制御可能
な共通レジスタを有するメインボードを具備し、１つの
プロセッサからメインボードの共通レジスタに所定のコ
ードを書込むことによシ該メインボードは該プロセッサ
にホールト要求信号を入力し該プロセッサの停止によシ
ホールトアクル−ジ信号が受信されると該コードに応じ
て定められ石ＣＰＵボードに入力されていたホールト要
求信号を遮断し、各ＣＰＵボードのステータスフリップ
フロップは〉インボードからホールト要求信号の入力に
応じてセットされ、該ステータスフリップ７四ツブのセ
ットにより現在実行中の命令が終了した時点で該ＣＰＵ
ボードはホールト状態となりてメインボードにホールド
アクル−ジ信号を入力するととを特徴とするマルチプロ
セッサシステムを提供するととによって達成される。
発明の実施例
以下図面によシ本発明の詳細な説明する。
第１図は本発明の１実施例に係わるマルチプロセッサシ
ステムの概略の構成を示す。同図のシステムは、メイン
ボード１および該メインボード１にコネクタ等によって
接続された２つのＣＰＵボ−ド２および３等によって構
成される。メインボード１内には、共通メモリ４、入出
力インターフェース回路５、共通レジスタを構成するフ
リップフロップ６、アンドゲート７．８．９およびデコ
ーダ１０．１１等が配置されている。また、メインボー
ド１内にはアドレスバス１２、データバス１３おヨヒコ
ントロールバス１４が設けられてイル。
ステムの概略の構成を示す。同図のシステムは、メイン
ボード１および該メインボード１にコネクタ等によって
接続された２つのＣＰＵボ−ド２および３等によって構
成される。メインボード１内には、共通メモリ４、入出
力インターフェース回路５、共通レジスタを構成するフ
リップフロップ６、アンドゲート７．８．９およびデコ
ーダ１０．１１等が配置されている。また、メインボー
ド１内にはアドレスバス１２、データバス１３おヨヒコ
ントロールバス１４が設けられてイル。
ＣＰＵボード２内には、第１のプロセッサ（Ｃ’ＰＵ−
Ａ） １５フリツプフロツプ１６およびナントゲート１
７等が設けられている。他のＣＰＵボード３内にも第２
のプロセッサ（ＣＰＵ−Ｂ） １８、フリップフロップ
１９およびナントゲート２０等が設けられている。ＣＰ
Ｕボード２のプロセッサ１５およびＣＰＵボード３のプ
ロセッサ１８はそれぞれメインボード１内のアドレスバ
ス１２、データバス１３およびコントロールバス１４と
接続されている。寸た、ＣＰＵボード２の７リツプフロ
ツプ１６の入力は信号線２１によってメインボード１の
アンドゲート７の出力に接続され、ＣＰＵボード２のナ
ントゲート１７の出力は信号線２２（７） によってメインボード１内のアンドゲート９の否定入力
端子に接続されている。同様にして、ＣＰＵボード３の
フリップフロップ１９の入力は信号線２３を介してメイ
ンボード１内のアンドゲート９の出力に接続され、ＣＰ
Ｕボード３のナントゲート２０の出力は信号線２４によ
りてメインボード１内のアンドゲート７の否定入力端子
に接続されている。各ＣＰＵボード２および３内のプロ
セッサ１５および１８の間の切シ換え接続はこれらの４
本の信号線２１，２２，２３．２４を用いることによっ
て行なわれる。また、メインボード１内の７リツプフロ
ツプ６は、各ＣＰＵボード２および３のプロセッサ１５
および１８からアクセスしてデータをセットすることが
可能である。フリップフロップ６は各プロセッサ１５お
よび１８から交互にアクセス可能とするために１つの番
地、例えば牟ＦＤＯ５が与えられている。各プロセッサ
１５および１８からこのフリップフロップ６にデータ書
き込みを行なう場合は、アドレスバス１２に該アドレス
＄ＦＤＯ５を表わすアドレスデータを送出しか（８） つデータバス１３に＠き込みデータを送出するととによ
って行なうことができる。アドレスバス１２に送出され
たアドレスデータはデコーダ１０によシ解読され、コン
トロールパス１４からの制御信号によって開かれるアン
ドゲート８を介してフリップ７０ツブ６のクロック入力
端子Ｃに印加される。またデータバス１３に送出された
データの内最下位ビットが該フリップフロップ６のデー
タ入力端子りに入力されている。このような構成によシ
、各プロセッサ１５および１８から前記アドレス＄ＦＤ
Ｏ５を指定するととＫよシ相互に該フリップフロップ６
に書き込みを行なうことができる。
Ａ） １５フリツプフロツプ１６およびナントゲート１
７等が設けられている。他のＣＰＵボード３内にも第２
のプロセッサ（ＣＰＵ−Ｂ） １８、フリップフロップ
１９およびナントゲート２０等が設けられている。ＣＰ
Ｕボード２のプロセッサ１５およびＣＰＵボード３のプ
ロセッサ１８はそれぞれメインボード１内のアドレスバ
ス１２、データバス１３およびコントロールバス１４と
接続されている。寸た、ＣＰＵボード２の７リツプフロ
ツプ１６の入力は信号線２１によってメインボード１の
アンドゲート７の出力に接続され、ＣＰＵボード２のナ
ントゲート１７の出力は信号線２２（７） によってメインボード１内のアンドゲート９の否定入力
端子に接続されている。同様にして、ＣＰＵボード３の
フリップフロップ１９の入力は信号線２３を介してメイ
ンボード１内のアンドゲート９の出力に接続され、ＣＰ
Ｕボード３のナントゲート２０の出力は信号線２４によ
りてメインボード１内のアンドゲート７の否定入力端子
に接続されている。各ＣＰＵボード２および３内のプロ
セッサ１５および１８の間の切シ換え接続はこれらの４
本の信号線２１，２２，２３．２４を用いることによっ
て行なわれる。また、メインボード１内の７リツプフロ
ツプ６は、各ＣＰＵボード２および３のプロセッサ１５
および１８からアクセスしてデータをセットすることが
可能である。フリップフロップ６は各プロセッサ１５お
よび１８から交互にアクセス可能とするために１つの番
地、例えば牟ＦＤＯ５が与えられている。各プロセッサ
１５および１８からこのフリップフロップ６にデータ書
き込みを行なう場合は、アドレスバス１２に該アドレス
＄ＦＤＯ５を表わすアドレスデータを送出しか（８） つデータバス１３に＠き込みデータを送出するととによ
って行なうことができる。アドレスバス１２に送出され
たアドレスデータはデコーダ１０によシ解読され、コン
トロールパス１４からの制御信号によって開かれるアン
ドゲート８を介してフリップ７０ツブ６のクロック入力
端子Ｃに印加される。またデータバス１３に送出された
データの内最下位ビットが該フリップフロップ６のデー
タ入力端子りに入力されている。このような構成によシ
、各プロセッサ１５および１８から前記アドレス＄ＦＤ
Ｏ５を指定するととＫよシ相互に該フリップフロップ６
に書き込みを行なうことができる。
第２図を参照して第１図のシステムの動作を説明する。
メインボードｌのツリツブフロップ６に印加されるリセ
ット信号＊Ｒ８Ｔが低レベルに変化するとくことでＸは
否定論理を表わす）、該フリップフロップ６のリセット
が有効になシ、その出力Ｑが低レベル、出力可が高レベ
ルとなる。これＫよシ、アンドゲート９の出力すなわち
ホールト要求信号＊ＨＲＥＱ−Ｂが低レベルとなシ、Ｃ
ＰＵボード３内のフリップフロップ１９の出力Ｑが低レ
ベルとされ、プロセッサ１８のホールト信号端子が低レ
ベルとなって該プロセッサ１８が停止状態となる１、プ
ロセッサ１８が停止状態となるとステータス信号が高レ
ベルとなシかつフリップ７０ツブ１９の出力可が高レベ
ルとなるからナントゲート２０の出力すなわち信号線２
４のレベルが低レベルとまる。とれによ）アンドゲート
７の出力は高レベルとな、９、ＣＰＵボード２にはホー
ルト要求信号は入力されないのでプロセッサ１５が動作
状態となる。そして、プロセッサ１５から必要に応じて
アドレス信号、データ信号、および基本制御信号である
＊ Ｅ ｎ ＊ ＊ Ｑ Ｂおよびリードライト制御信
号ＲＷＢ等がメインボード１に入力される。すなわち、
システムのりスタート後はまずプロセッサ１５が動作し
プロセッサ１８が停止状態となる。
ット信号＊Ｒ８Ｔが低レベルに変化するとくことでＸは
否定論理を表わす）、該フリップフロップ６のリセット
が有効になシ、その出力Ｑが低レベル、出力可が高レベ
ルとなる。これＫよシ、アンドゲート９の出力すなわち
ホールト要求信号＊ＨＲＥＱ−Ｂが低レベルとなシ、Ｃ
ＰＵボード３内のフリップフロップ１９の出力Ｑが低レ
ベルとされ、プロセッサ１８のホールト信号端子が低レ
ベルとなって該プロセッサ１８が停止状態となる１、プ
ロセッサ１８が停止状態となるとステータス信号が高レ
ベルとなシかつフリップ７０ツブ１９の出力可が高レベ
ルとなるからナントゲート２０の出力すなわち信号線２
４のレベルが低レベルとまる。とれによ）アンドゲート
７の出力は高レベルとな、９、ＣＰＵボード２にはホー
ルト要求信号は入力されないのでプロセッサ１５が動作
状態となる。そして、プロセッサ１５から必要に応じて
アドレス信号、データ信号、および基本制御信号である
＊ Ｅ ｎ ＊ ＊ Ｑ Ｂおよびリードライト制御信
号ＲＷＢ等がメインボード１に入力される。すなわち、
システムのりスタート後はまずプロセッサ１５が動作し
プロセッサ１８が停止状態となる。
このようにして、プロセッサ１５が動作している時に、
プロセッサ１５からプロセッサ１８に動作を切シ換える
ためには、プロセッサ１５からアドレス申ｒｎｏｓにデ
ータ１０１′を書き込む。これによシ、メインボード１
内の７リツプフロツプ６がセットされその出力Ｑが高レ
ベル、互か低レベルとなる。したがって、ナントゲート
７の出力が低レベルとなりＣＰＵボード２のフリップ７
四ツブ１６にホールト要求信号＊ＨＲＥＱ−Ａが入力さ
れる。これによシ、フリップ７０ツブ１６の出力Ｑが低
レベル、互が高レベルとにシ、プロセッサ１５が自分自
身をホールトする。プロセッサ１５がホールトすると、
すなわち停止状態となると、そのステータス信号が高レ
ベルと力るからナントゲート１７の出力が低レベルとな
シホールトアクル−ジ信号）ｋＨＡＣＫ−Ａ がメイン
ボードＩＫ返送される。この結果、アンドゲート９の出
力が高レベルとなｊ５ｃＰＵボード３に入力されていた
ホールト要求信号＊ＨＲＥＱ−Ｂが高レベルとされ、フ
リップフロップ１９の出力が高レベルとなシプロセッサ
１８のホールトが解除される。これによシ、フロセッサ
１８が動作し、該プロセッサ１８からメインボード１に
アドレス信号、データ信号、（１１） および前述の各制御信号＊ＥＢ 、ＩＣＱＢ 、＊ＲＷ
Ｂ等が転送される。なお、各ＣＰＵボード２および３の
フリップ７０ツブ１６および１９にそれぞれに印加され
ている内部クロックＣＫＡおよびＣＫＢは、ホールト要
求信号が入力された時等に７リツプフロツプ１６および
１９をそれぞれのＣＰＵボード内のタイミングでセット
またはリセットして各ＣＰＵボード間の動作タイミング
の調整を行なうものである。
プロセッサ１５からプロセッサ１８に動作を切シ換える
ためには、プロセッサ１５からアドレス申ｒｎｏｓにデ
ータ１０１′を書き込む。これによシ、メインボード１
内の７リツプフロツプ６がセットされその出力Ｑが高レ
ベル、互か低レベルとなる。したがって、ナントゲート
７の出力が低レベルとなりＣＰＵボード２のフリップ７
四ツブ１６にホールト要求信号＊ＨＲＥＱ−Ａが入力さ
れる。これによシ、フリップ７０ツブ１６の出力Ｑが低
レベル、互が高レベルとにシ、プロセッサ１５が自分自
身をホールトする。プロセッサ１５がホールトすると、
すなわち停止状態となると、そのステータス信号が高レ
ベルと力るからナントゲート１７の出力が低レベルとな
シホールトアクル−ジ信号）ｋＨＡＣＫ−Ａ がメイン
ボードＩＫ返送される。この結果、アンドゲート９の出
力が高レベルとなｊ５ｃＰＵボード３に入力されていた
ホールト要求信号＊ＨＲＥＱ−Ｂが高レベルとされ、フ
リップフロップ１９の出力が高レベルとなシプロセッサ
１８のホールトが解除される。これによシ、フロセッサ
１８が動作し、該プロセッサ１８からメインボード１に
アドレス信号、データ信号、（１１） および前述の各制御信号＊ＥＢ 、ＩＣＱＢ 、＊ＲＷ
Ｂ等が転送される。なお、各ＣＰＵボード２および３の
フリップ７０ツブ１６および１９にそれぞれに印加され
ている内部クロックＣＫＡおよびＣＫＢは、ホールト要
求信号が入力された時等に７リツプフロツプ１６および
１９をそれぞれのＣＰＵボード内のタイミングでセット
またはリセットして各ＣＰＵボード間の動作タイミング
の調整を行なうものである。
外お、ＣＰＵ−Ａがアドレス斥ＦＤｏ５にｏＩ′を書き
込んだ場合にもＣＰＵ−Ａは即座には停止せず、例えば
現在実行中の命令の実行が終了した時点で停止する。す
なわち、第２図に示すようにＣＰＵ−Ａ が停止するま
でには不定区間Ｔ１が必要とされる。また、ＣＰＵ−Ｂ
としても停止状態から動作状態になるまでに不定区間Ｔ
２を必要とするモードも考えられるから、ＣＰＵ−Ａ
がアドレス拳ｐＤｏｓにデータ′Ｏビを書き込んだ直後
からＣＰＵ−Ｂが完全に動作状態になるまではメモリお
よび入出力装置の制御信号）ｋＥＩｌ＊ｃＱＢ、ＲＷＢ
（１２） 等をディスエーブルすなわち高レベルの状態にしておく
必要がある。ただし、例外として例えば８０８８型ある
いは８０８６型のようなパイプライン制御をするプ冒セ
ッサでは前記アドレス串ｐＤｏ５に例えばデータ１０１
′ をふき込んだ後直ちに制御信号＊ＥＢ、＊ＱＢ、Ｒ
ＷＢ等をディスエーブルにすると不都合を生ずる場合が
ありうる。したがりてこのようなプロセッサを用いる場
合には該当ＣＰＵボード内に制御回路を設け、制御信号
＊ＥＢ、＊ＱＢ、ＲＷＢ等を直ちにディスエーブルしな
いように制御する必要がある。
込んだ場合にもＣＰＵ−Ａは即座には停止せず、例えば
現在実行中の命令の実行が終了した時点で停止する。す
なわち、第２図に示すようにＣＰＵ−Ａ が停止するま
でには不定区間Ｔ１が必要とされる。また、ＣＰＵ−Ｂ
としても停止状態から動作状態になるまでに不定区間Ｔ
２を必要とするモードも考えられるから、ＣＰＵ−Ａ
がアドレス拳ｐＤｏｓにデータ′Ｏビを書き込んだ直後
からＣＰＵ−Ｂが完全に動作状態になるまではメモリお
よび入出力装置の制御信号）ｋＥＩｌ＊ｃＱＢ、ＲＷＢ
（１２） 等をディスエーブルすなわち高レベルの状態にしておく
必要がある。ただし、例外として例えば８０８８型ある
いは８０８６型のようなパイプライン制御をするプ冒セ
ッサでは前記アドレス串ｐＤｏ５に例えばデータ１０１
′ をふき込んだ後直ちに制御信号＊ＥＢ、＊ＱＢ、Ｒ
ＷＢ等をディスエーブルにすると不都合を生ずる場合が
ありうる。したがりてこのようなプロセッサを用いる場
合には該当ＣＰＵボード内に制御回路を設け、制御信号
＊ＥＢ、＊ＱＢ、ＲＷＢ等を直ちにディスエーブルしな
いように制御する必要がある。
このようにして、ＣＰＵ−Ｂ が動作しＣＰＵ−Ａが停
止゛してい石状態で再びＣＰＵ−Ｂ を停止させＣＰＵ
−Ａ を動作させるためＫは、ＣＰＵ−Ｂ から前記ア
ドレスＩＩ＋ＦＤＯ５にデータ′００′を書き込む。ア
ドレス１ｔＦＤｏ５にデータＩｏｏｌが書き込まれると
、メインボード１内の７リツプフロツプ６がリセットさ
れたのと同じ状態とカシ、その出力Ｑが低レベル、互が
高レベルとまる。したがりて、前述と同様にしてＣＰＵ
ボード３にホールト要求信号が入力されＣＰＵ−Ｂが停
止状態となりＣＰＵ−Ａが動作状態と力る。この場合の
動作は当初に説明したフリップフロップ６のリセットが
解除された時の動作と同じであるから詳細ガ説明を省略
する。なお、第１図において、デコーダ１１はアドレス
バス１２に送出されるアドレスデータの上位ビットをデ
コードして選択されたメモリチップ４のチップセレクト
端子Ｃ８にチップセレクト信号を印加するために用いら
れる。また、アドレスバス１２に送出されるアドレスデ
ータのうちの下位ビットは各メモリチップ４に入力され
該メモリチップ内でのアドレスを指定するために用いら
れる。
止゛してい石状態で再びＣＰＵ−Ｂ を停止させＣＰＵ
−Ａ を動作させるためＫは、ＣＰＵ−Ｂ から前記ア
ドレスＩＩ＋ＦＤＯ５にデータ′００′を書き込む。ア
ドレス１ｔＦＤｏ５にデータＩｏｏｌが書き込まれると
、メインボード１内の７リツプフロツプ６がリセットさ
れたのと同じ状態とカシ、その出力Ｑが低レベル、互が
高レベルとまる。したがりて、前述と同様にしてＣＰＵ
ボード３にホールト要求信号が入力されＣＰＵ−Ｂが停
止状態となりＣＰＵ−Ａが動作状態と力る。この場合の
動作は当初に説明したフリップフロップ６のリセットが
解除された時の動作と同じであるから詳細ガ説明を省略
する。なお、第１図において、デコーダ１１はアドレス
バス１２に送出されるアドレスデータの上位ビットをデ
コードして選択されたメモリチップ４のチップセレクト
端子Ｃ８にチップセレクト信号を印加するために用いら
れる。また、アドレスバス１２に送出されるアドレスデ
ータのうちの下位ビットは各メモリチップ４に入力され
該メモリチップ内でのアドレスを指定するために用いら
れる。
第３図は、本発明のｌ実施例に係わるマルチプロセッサ
システムの具体的な実装構造を示す。同図に示すように
、メインボード１上には共通メモリ４および入出力イン
タフ゛エース回路５の他にコネクタ２５，２６．２７等
が配置されている。コネクタ２５および２６にはそれぞ
れＣＰＵボード２および３が接続されている。コネクタ
２７は例えば７０ツピーデイスクあるい社ディスプレイ
装置等の周辺装置のインターフェース回路等を追加する
ために設けられている。各ＣＰＵボード２および３が接
続されたコネクタ２５および２６等はメインボード１上
に設けられ共通メモリ４および入出力回路５等と接続さ
れたパスラインに接続されている。該パスラインとして
は前述のようにアドレスバス１２、データバス１３、コ
ントロールバス１４およびＣＰ ＴＪボード２および３
に搭載されたプロセッサの切り換えを行なうための信号
線２１゜２２．２３．２４等がある。このような構成に
おいて、コネクタ２５および２６に接続されたＣＰＵボ
ード２および３は任意のプロセッサを含むＣＰＵボード
に差し換え可能であシ、これらの任意のプロセッサを含
むＣＰＵボードの動作の切り換えを前記信号線２１，２
２，２３．２４を用いるととによシ容易に行なうことが
できる。また各パスラインを１６ｂｉｔＣＰＵが使用で
きる様にしておいて、３ｂｉｔＣ’ＰＵと１６ ｂｉｔ
ＣＰＵを混在して使用することもできる。
システムの具体的な実装構造を示す。同図に示すように
、メインボード１上には共通メモリ４および入出力イン
タフ゛エース回路５の他にコネクタ２５，２６．２７等
が配置されている。コネクタ２５および２６にはそれぞ
れＣＰＵボード２および３が接続されている。コネクタ
２７は例えば７０ツピーデイスクあるい社ディスプレイ
装置等の周辺装置のインターフェース回路等を追加する
ために設けられている。各ＣＰＵボード２および３が接
続されたコネクタ２５および２６等はメインボード１上
に設けられ共通メモリ４および入出力回路５等と接続さ
れたパスラインに接続されている。該パスラインとして
は前述のようにアドレスバス１２、データバス１３、コ
ントロールバス１４およびＣＰ ＴＪボード２および３
に搭載されたプロセッサの切り換えを行なうための信号
線２１゜２２．２３．２４等がある。このような構成に
おいて、コネクタ２５および２６に接続されたＣＰＵボ
ード２および３は任意のプロセッサを含むＣＰＵボード
に差し換え可能であシ、これらの任意のプロセッサを含
むＣＰＵボードの動作の切り換えを前記信号線２１，２
２，２３．２４を用いるととによシ容易に行なうことが
できる。また各パスラインを１６ｂｉｔＣＰＵが使用で
きる様にしておいて、３ｂｉｔＣ’ＰＵと１６ ｂｉｔ
ＣＰＵを混在して使用することもできる。
発明の効果
（１５）
このように、本発明によれば、メインボードに任意の種
類のプロセッサを含む複数のＣＰＵボードを接続し、各
ＣＰＵボードの動作の切シ換えを少数の信号線によって
行なうことが可能になるカラ、パーソナルコンピュータ
等において各プロセッサに対して開発されているソフト
ウェアを充分に活用するととが可能になる。また、各Ｃ
ＰＵボードの動作の切シ換えが少数の信号線によって行
たわれるから、システムの構成が簡単になシ信頼性が向
上する。
類のプロセッサを含む複数のＣＰＵボードを接続し、各
ＣＰＵボードの動作の切シ換えを少数の信号線によって
行なうことが可能になるカラ、パーソナルコンピュータ
等において各プロセッサに対して開発されているソフト
ウェアを充分に活用するととが可能になる。また、各Ｃ
ＰＵボードの動作の切シ換えが少数の信号線によって行
たわれるから、システムの構成が簡単になシ信頼性が向
上する。
第１図は本発明の１実施例に係わるマルチプロセッサシ
ステムの構成を示すブロック回路図、第２図は第１図の
システムの動作を説明するだめのタイムチャート、そし
て第３図は第１図のシステムの尺体的な実装構造を示す
斜視図である。 １・・・メインボード、２，３・・・ＣＰＵボード、４
・・・共通メモリ、５・・・入出力インタフェース回路
、６・・・共通レジスタ、７，８，９・・・アンドゲー
ト、１０ 、１．１・・・デコーダ、１２・・・アドレ
スバス、（１６） １３・・・データバス、１４・・・コントロールバス、
１５．１８・・・プロセッサ、 １６．１９・・・フリップフロップ、 ｉ７，２０・・・ナントゲート、 ２１．２２，２３．２４・・・信号線、２５．２６．２
７・・・コネクタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （３７） −４１７− 第３図 手続補正書 昭和５９年７ 月よう日 特許庁長官志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１１５８８５ 号２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲ｊを別紙のとおり補正
する。 （２）明細書第５頁第１６行から第６頁第１４行に「そ
してこの目的は、・・・・・・・・・達成される。」と
あるのを「そしてこの目的は、本発明によればそれぞれ
異なる種類のマイクロプロセ、すと、各マイクロプロセ
、すからアクセス可能な制御レジスタと、該マイクロプ
ロセ、すの切換えを制御する制御回路と、各マイクロプ
ロセ、すに対して共通の周辺回路とを有し、該制御回路
はマイクロプロセッサが動作又は停止状態であることを
示すステータス信号を各マイクロプロセ、すから受ける
と共に該制御レジスタの出力を受け、動作中の一方のマ
イクロプロセ、すによって該制御レジスタの出力が変更
されると、該制御レジスタの出力と他方のマイクロプロ
セ、すが停止状部であることを示すステータス信号との
一致に応答して該一方のマイクロプロセッサに対して停
止要求信号を出力し、該一方のマイクロプロセッサが停
止したことを示すステータス信号と該制御レジスタの出
力との一致に応答して停止している他方のマイクロプロ
セ、すに対する停止要求信号を解除する様に構成されて
いることを特徴とテるマルチプロセッサシステムを提供
することによって達成される。」と補正する。 Ｚ 添付書類の目録 補正特許請求の範囲 １通 ２、特許請求の範囲 １． それぞれ異なる種類のマイクロプロセ、すと、各
マイクロプロセ、すからアクセス可能な制御レジスタと
、該マイク四プロセ、すの切換えをる様に構成されてい
、るごとを特徴２するマルチプロセッサシステム。 ４２０−
ステムの構成を示すブロック回路図、第２図は第１図の
システムの動作を説明するだめのタイムチャート、そし
て第３図は第１図のシステムの尺体的な実装構造を示す
斜視図である。 １・・・メインボード、２，３・・・ＣＰＵボード、４
・・・共通メモリ、５・・・入出力インタフェース回路
、６・・・共通レジスタ、７，８，９・・・アンドゲー
ト、１０ 、１．１・・・デコーダ、１２・・・アドレ
スバス、（１６） １３・・・データバス、１４・・・コントロールバス、
１５．１８・・・プロセッサ、 １６．１９・・・フリップフロップ、 ｉ７，２０・・・ナントゲート、 ２１．２２，２３．２４・・・信号線、２５．２６．２
７・・・コネクタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （３７） −４１７− 第３図 手続補正書 昭和５９年７ 月よう日 特許庁長官志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１１５８８５ 号２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲ｊを別紙のとおり補正
する。 （２）明細書第５頁第１６行から第６頁第１４行に「そ
してこの目的は、・・・・・・・・・達成される。」と
あるのを「そしてこの目的は、本発明によればそれぞれ
異なる種類のマイクロプロセ、すと、各マイクロプロセ
、すからアクセス可能な制御レジスタと、該マイクロプ
ロセ、すの切換えを制御する制御回路と、各マイクロプ
ロセ、すに対して共通の周辺回路とを有し、該制御回路
はマイクロプロセッサが動作又は停止状態であることを
示すステータス信号を各マイクロプロセ、すから受ける
と共に該制御レジスタの出力を受け、動作中の一方のマ
イクロプロセ、すによって該制御レジスタの出力が変更
されると、該制御レジスタの出力と他方のマイクロプロ
セ、すが停止状部であることを示すステータス信号との
一致に応答して該一方のマイクロプロセッサに対して停
止要求信号を出力し、該一方のマイクロプロセッサが停
止したことを示すステータス信号と該制御レジスタの出
力との一致に応答して停止している他方のマイクロプロ
セ、すに対する停止要求信号を解除する様に構成されて
いることを特徴とテるマルチプロセッサシステムを提供
することによって達成される。」と補正する。 Ｚ 添付書類の目録 補正特許請求の範囲 １通 ２、特許請求の範囲 １． それぞれ異なる種類のマイクロプロセ、すと、各
マイクロプロセ、すからアクセス可能な制御レジスタと
、該マイク四プロセ、すの切換えをる様に構成されてい
、るごとを特徴２するマルチプロセッサシステム。 ４２０−
Claims (1)
- 【特許請求の範囲】 １、それぞれ異なる種類のマイクロプロセッサを搭載し
た複数のサブボードと、各サブボードからアクセス可能
な制御レジスタ、該マイクロプロセッサの切換えを制御
する制御回路、各サブボードに対して共通の周辺回路を
有するメインボードとから成シ、 各サブボードと該メインボード間は、それぞれ少なくと
も、該マイクロプロセッサに対して停止要求信号を伝達
する制御線と該マイクロプロセッサの状態を示すステー
タス信号を伝達する制御線とで接続され、 該制御回路は、該制御レジスタのデータが動作中のマイ
クロプロセッサによシ書換えられると、該マイクロプロ
セッサに対して該停止要求信号を出力し、該マイクロプ
ロセッサが停止したことを示す該ステータス信号が受信
されると、該データに対応する停止中の他のマイクロプ
ロセッサに対する停止要求信号を解除して該マイクロプ
ロセッサを作動状態にする様に構成されていることを特
徴とするマルチプロセッサシステム。 ２、該メインボード上には複数のプラグイン型コネクタ
が設けられ、複数の該サブボードが該プラグイン型コネ
クタによシ該メインボードに接続されていることを特徴
とする特許請求の範囲第１項記載のマルチプロセッサシ
ステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115885A JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
| EP84304146A EP0130733B1 (en) | 1983-06-29 | 1984-06-19 | Multiprocessor system |
| DE8484304146T DE3483029D1 (de) | 1983-06-29 | 1984-06-19 | Multiprozessor-system. |
| US06/622,455 US4716526A (en) | 1983-06-29 | 1984-06-20 | Multiprocessor system |
| KR1019840003581A KR890002330B1 (ko) | 1983-06-29 | 1984-06-25 | 멀티프로세서 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115885A JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608972A true JPS608972A (ja) | 1985-01-17 |
| JPS648387B2 JPS648387B2 (ja) | 1989-02-14 |
Family
ID=14673589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115885A Granted JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716526A (ja) |
| EP (1) | EP0130733B1 (ja) |
| JP (1) | JPS608972A (ja) |
| KR (1) | KR890002330B1 (ja) |
| DE (1) | DE3483029D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168258A (ja) * | 1986-01-20 | 1987-07-24 | Victor Co Of Japan Ltd | Ｃｐｕ切換回路 |
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| US5201055A (en) * | 1989-11-03 | 1993-04-06 | Compaq Computer Corporation | Multiprocessing system includes interprocessor encoding and decoding logic used for communication between two cards through reduced addressing lines |
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| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| EP0529142A1 (en) * | 1991-08-30 | 1993-03-03 | Acer Incorporated | Upgradeable/downgradeable computers |
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1984
- 1984-06-19 EP EP84304146A patent/EP0130733B1/en not_active Expired
- 1984-06-19 DE DE8484304146T patent/DE3483029D1/de not_active Expired - Fee Related
- 1984-06-20 US US06/622,455 patent/US4716526A/en not_active Expired - Lifetime
- 1984-06-25 KR KR1019840003581A patent/KR890002330B1/ko not_active IP Right Cessation
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Also Published As
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| DE3483029D1 (de) | 1990-09-27 |
| JPS648387B2 (ja) | 1989-02-14 |
| KR850000718A (ko) | 1985-02-28 |
| KR890002330B1 (ko) | 1989-06-30 |
| US4716526A (en) | 1987-12-29 |
| EP0130733A2 (en) | 1985-01-09 |
| EP0130733A3 (en) | 1987-07-22 |
| EP0130733B1 (en) | 1990-08-22 |
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