JPH10502196A - アップグレード可能なマルチプロセッサ・コンピュータシステムでシステムバス所有権を指示するプロセッサ - Google Patents

Abstract

(57)【要約】 コンピュータシステム（１００）は、プロセッサ（１０，１２）が単一プロセッサまたはデュアルプロセッサ・コンピュータシステムにおけるＯＥＭプロセッサ（１０）として接続されているかどうか指示するタイプ入力ピン（２２，２４）を持つプロセッサ（１０，１２）を有する。デュアルプロセッサ・コンピュータシステムでは、プロセッサには、アップグレードプロセッサ（１２）が含まれる。プロセッサは、タイプ入力ピン（２２，２４）がＯＥＭプロセッサ（１０）を指示する場合にアップグレード／ＯＥＭ信号をシステムバス（１６）を介して転送するよう接続されたアップグレード／ＯＥＭ出力ピンを有する。アップグレード／ＯＥＭ信号は、ＯＥＭプロセッサ（１０）またはアップグレードプロセッサ（１２）のどちらがバス（１６）のバスオーナであるかを指示する。

Description

【発明の詳細な説明】 アップグレード可能なマルチプロセッサ・コンピュータ システムでシステムバス所有権を指示するプロセッサ 発明の背景 １．発明の分野 本発明は、コンピュータシステムの技術分野に関するものである。より詳しく は、本発明は、システムバス所有権の外部指示ができるようになっているアップ グレード可能なマルチプロセッサ・コンピュータシステム用のプロセッサに関す る。 ２．背景 従来技術のコンピュータシステムは、通常、単一の中央処理装置しか持たない 。通常は、このような中央処理装置は、種々の入出力装置との通信手段をなすシ ステムバスに接続される。このようなコンピュータシステムにおいては、中央処 理装置は、通常、メモリサブシステムからシステムバスを介して命令ストリーム をフェッチし、命令ストリーム中の各命令を実行する。このような中央処理装置 は、通常、メモリサブシステム中に一組のデータ構造を保持しており、システム バスを介して入出力装置に対する入出力アクセスを実行する。 上記のような従来の単一プロセッサシステムは、通常、システムにおける外部 ハードウェア例外を処理するために割込み機構が実装される。たとえば、このよ うなシステムにおける入出力装置コントローラは、通常、パワーダウンまたは一 時停止状態にある入出力装置にアクセスが試みられると、システム割込みを起こ させる。システム割込みは、入出力装置が例外処理を必要としていることを中央 処理装置に知らせる。通常、システム割込みは、中央処理装置の制御権をパワー ダウンまたは一時停止状態の入出力装置のパワーを回復する割込みルーチンに振 り向ける。その後、中央処理装置は、入出力装置に対する入出力アクセスを再開 し、正常な実行順序を維持する。 他の従来技術のコンピュータシステムでは、命令実行性能を改善するために複 数の中央処理装置を設けたものがある。このようなシステムにおける各中央処理 装置は、通常、メモリサブシステム及び一組の入出力装置との通信手段をなすシ ステムバスに接続される。このようなマルチプロセッサシステムは、命令実行機 能を複数の中央処理装置の間で分担するので、通常、単一中央処理装置を用いた システムと比較して命令実行性能が改善される。 上記のようなマルチプロセッサ・コンピュータシステムは、通常、外部メモリ サブシステム及びシステムバスに接続された入出力装置を複数の中央処理装置で 共用するための機構を有する。たとえば、このような従来のマルチプロセッサ・ コンピュータシステムは、通常、各中央処理装置がシステムバスへのアクセス権 を要求し、獲得できるようにするバスアービトレーション機構が実装される。 また、上記のような従来のマルチプロセッサシステムは、通常、システム内の ハードウェア例外を処理するための割込み機構も実装される。このようなマルチ プロセッサシステムにおいては、例外を生じさせるシステムバスを介してのアク セスは、システムバスに接続されたどの中央処理装置からでも起こり得る。この ようなシステムにおける入出力装置コントローラは、通常、その例外を生じさせ たアクセスを起こした中央処理装置にシステム割込みを振り向ける。 通常、上記のようなシステムにおける入出力装置コントローラは、システムバ スを監視して、複数の中央処理装置間におけるシステムバスの所有権変更を記録 する。このような入出力装置コントローラは、その記録に従って、例外を生じさ せたアクセス時にシステムバスの所有権を持っていた中央処理装置へシステム割 込みを振り向ける。不都合なことには、この種の従来技術のシステムは、システ ムバス所有権を監視するために比較的複雑なハードウェアを入出力装置コントロ ーラに実装することが必要である。そのような複雑なハードウェア機構は、この 種の従来のコンピュータシステムのコストを増大させることが多い。 さらに、上記のようなハードウェア機構は、単一プロセッサシステムから多重 プロセッサシステムにアップグレード可能なコンピュータシステムにとっては、 実用的ではない。このようなアップグレード可能なシステムにおいては、バス所 有権を監視し、システム割込みを振り分けるためのハードウェア機構は、システ ムに中央処理装置が１つしか設けられていない場合、使用されないと思われる。 さらに、アップグレード時にこのようなハードウェアをシステムに増設すると、 システムに対して相当大きなハードウェアの変更・修正が必要になろう。 発明の概要及び目的 本発明の一つの目的は、アップグレード可能なマルチプロセッサ・コンピュー タシステムにおいてシステムバス所有権の指示が得られるようにすることにある 。 本発明のもう一つの目的は、アップグレード可能なコンピュータシステムのＯ ＥＭプロセッサとアップグレードプロセッサとの間におけるバス所有権の指示が 得られるようにすることにある。 本発明のもう一つの目的は、アップグレード可能なコンピュータシステムのＯ ＥＭプロセッサとアップグレードプロセッサとの間におけるバス所有権を指示す るアップグレード／ＯＥＭ出力ピンをプロセッサに設けることにある。 本発明のさらにもう一つの目的は、ＯＥＭプロセッサがそのプロセッサのタイ プ入力ピンによって確認され、ＯＥＭプロセッサがシステムバス上にアップグレ ード／ＯＥＭ信号をドライブするようにしたシステムを提供することにある。 上記及びその他の目的を達成するため、本発明のコンピュータシステムは、プ ロセッサが単一プロセッサ・コンピュータシステムまたはデュアルプロセッサ・ コンピュータシステムのＯＥＭプロセッサとして接続されているのか、あるいは デュアルプロセッサのアップグレードプロセッサとして接続されているのかを指 示するタイプ入力ピンを有するプロセッサを具備したものである。そのプロセッ サは、タイプ入力ピンがＯＥＭプロセッサを指示している場合にシステムバスを 介してアップグレード／ＯＥＭ信号を転送するよう接続されたアップグレード／ ＯＥＭ出力ピンを有する。アップグレード／ＯＥＭ信号は、ＯＥＭプロセッサま たはアップグレードプロセッサのどちらがシステムバスの所有権を有するか、す なわちどちらがバスオーナであるかを指示する。 本発明のコンピュータシステムは、さらに、アップグレード／ＯＥＭ信号をサ ンプリングして、ＯＥＭプロセッサまたはアップグレードプロセッサのどちらが システムバスのバスオーナであるかを確認するよう接続された装置コントローラ を具備する。装置コントローラは、例外を生じさせたシステムバスを介してのア クセス時にＯＥＭプロセッサがシステムバスのバスオーナであるということをア ップグレード／ＯＥＭ信号が指示した場合、ＯＥＭプロセッサに割込みを渡すよ う接続されている。装置コントローラは、例外を生じさせたシステムバスを介し てのアクセス時にアップグレードプロセッサがシステムバスのバスオーナである ということをアップグレード／ＯＥＭ信号が指示した場合、アップグレードプロ セッサに割込みを渡すよう接続されている。 本発明のその他の目的、特徴及び長所については、添付図面及び以下の詳細な 説明から明らかとなろう。 図面の簡単な説明 添付図面は、本発明を例示説明するものであって、限定的な意味を有するもの ではなく、これらの図中、同じ参照符号は同様の構成要素・部分を指示する。 図１は、一対のプロセッサ、メモリサブシステム、表示装置、ディスクサブシ ステム、及び装置電源制御回路よりなる本発明の一実施形態のコンピュータシス テムを示すブロック図である。 図２は、プロセッサコア、割込み制御回路、デュアルプロセッサ制御回路、バ スインタフェース回路、及びキャッシュメモリよりなる本発明の一実施形態のプ ロセッサを示すブロック図である。 図３は、本発明の一実施形態のＯＥＭ及びアップグレードプロセッサによるシ ステムバスを介しての一対のパイプライン通信トランザクションを示すタイミン グチャートである。 図４は、本発明の一実施形態の装置電源制御回路によるシステムバスを介して の入出力アクセスの処理の流れを示すフローチャートである。 詳細な説明 図１には、本発明の一実施形態におけるコンピュータシステムが符号１００で 示されている。図示のコンピュータシステム１００は、一対のプロセッサ１０及 び１２、メモリサブシステム１４、表示装置１８、ディスクサブシステム１９、 及び装置電源制御回路２０よりなる。コンピュータシステム１００の入出力装置 は、メモリサブシステム１４、表示装置１８、及びディスクサブシステム１９か らなる。プロセッサ１０及び１２は、コンピュータシステム１００の入出力装置 とシステムバス１６を介して通信する。 装置電源制御回路２０は、表示装置１８及びディスクサブシステム２９に対し て一組の電源モード機能を果たすようになっている。装置電源制御回路２０は、 一組の電源制御信号２５を介して表示装置１８及びディスクサブシステム１９の 電源オン状態、電源オフ状態、及び一組のスリープ状態を選択する。 装置電源制御回路２０は、システムバス１６を介しての表示装置１８及びディ スクサブシステム１９へのアクセスを監視する。表示装置１８及びディスクサブ システム１９へのアクセスは、プロセッサ１０からでもプロセッサ１２からでも 行われる。装置電源制御回路２０は、ディスクサブシステム１９への入出力アク セスが所定時間にわたって検出されないと、ディスクサブシステム１９を電源オ フまたはスリープモードにする。電源制御回路２０は、コンピュータシステム１ ００のバッテリ（図示省略）に対する電流需要を低減するために、ディスクサブ システム１９をパワーダウンする。装置電源制御回路２０は、表示装置１８に対 しても同様の機能を遂行する。 プロセッサ１０は、実質的にプロセッサ１２と同様である。プロセッサ１０及 び１２は、各々、当初備品（original equipment manufacture: ＯＥＭ）プロセ ッサモードまたはアップグレードプロセッサモードで動作する。１０及び１２の 各プロセッサに対してＯＥＭプロセッサモードかアップグレードプロセッサモー ドかは、それぞれ対応するＣＰＵ＿ＴＹＰＥピンの電圧入力によって決定される 。プロセッサ１０のＣＰＵ＿ＴＹＰＥピン２２の電圧がローであると、プロセッ サ１０はＯＥＭプロセッサモードで動作する。プロセッサ１２のＣＰＵ＿ＴＹＰ Ｅピン２４の電圧レベルがハイの場合、プロセッサ１２はアップグレードプロセ ッサモードで動作する。 プロセッサ１０及び１２には、各々、内部割込みコントローラが内蔵されてい る。プロセッサ１０及び１２の内部割込みコントローラは、システムバス１６の 割込み部を介して外部割込み要求を受け取るよう接続されている。プロセッサ１ ０及び１２に対する外部割込み要求には、システム管理割込み（ＳＭＩ）が含ま れる。装置電源制御回路２０は、システムバス１６の割込み部を介してシステム 管理割込みを発することにより、プロセッサ１０または１２による電源オフまた はスリープモード状態にある入出力装置へのアクセス時に装置タイムアウトが起 こったということを指示する。 プロセッサ１０及び１２には、各々、システムバス１６を介して通信を可能に する内部バスインタフェース回路が内蔵されている。プロセッサ１０及び１２の 内部バスインタフェース回路は、システムバス１６の所有権を調整するためのバ スアービトレーション機構が実装されている。バスアービトレーション機構は、 プロセッサ１０及び１２の各々がシステムバスの所有権を要求して、システムバ スに対する所有権を得、その後システムバス１６の制御権を他方に渡すことがで きるようにするためのものである。 ＯＥＭプロセッサ１０は、システムバス１６上にアップグレード／ＯＥＭ信号 をドライブする。アップグレード／ＯＥＭ信号は、ＯＥＭプロセッサ１０または アップグレードプロセッサ１２のどちらが現在のシステムバス１６のバスマスタ であるかを指示する。一実施形態においては、システムバス１６上のアップグレ ード／ＯＥＭ信号は、ＣＰＵ＿ＴＹＰＥピン２２によって、常にＯＥＭプロセッ サ１０によりドライブされるよう設定される。 装置電源制御回路２０は、システムバス１６を監視し、表示装置１８またはデ ィスクサブシステム１９をターゲットとするシステムバス１６上の入出力サイク ルを検出する。装置電源制御回路２０は、パワーダウンまたはスリープモード状 態にある装置へのアクセスの場合に、システムバス１６上のバスタイムアウト状 態を検出する。バスタイムアウト状態は、あるアクセスでアドレス指定された入 出力装置が所定時間内にシステムバスを介してレディ信号を送り返さなかった場 合に指示される。 表示装置１８またはディスクサブシステム１９に対するバスタイムアウトが検 出されると、装置電源制御回路２０は、システムバス１６上のアップグレード／ ＯＥＭ信号の状態を検出して、ＯＥＭプロセッサ１０またはアップグレードプロ セッサ１２のどちらがそのバスタイムアウトを生じさせた入出力アクセスを起こ したのか確認する。装置電源制御回路２０は、その結果に従って、システム管理 割込みをＯＥＭプロセッサ１０の内部割込みコントローラまたはアップグレード プロセッサ１２の内部割込みコントローラに振り向ける。その後、ＯＥＭプロセ ッサ１０またはアップグレードプロセッサ１２は、システム管理モード割込みル ーチンを実行して、そのアドレス指定された入出力装置を次のアクセスにとって 適切な状態に戻す。 図２は、本発明の一実施形態におけるプロセッサ１０を示すブロック図である 。図示のプロセッサ１０は、プロセッサコア４０、割込み制御回路４２、デュア ルプロセッサ制御回路４４、バスインタフェース回路４６、及びキャッシュメモ リ５０よりなる。 プロセッサコア４０は、システムバス１６を介して命令をフェッチし、フェッ チした命令をデコードするための一組の命令フェッチ回路及び命令デコード回路 を有している。プロセッサコア４０は、さらに、フェッチした命令を実行するた めの一組の実行装置を具備している。一実施形態においては、プロセッサコア４ ０は、Ｉｎｔｅｌマイクロプロセッサアーキテクチャに基づきシステムバス１６ を介して命令をフェッチし、実行する。 プロセッサ１０は、ＣＰＵ＿ＴＹＰＥピン２２の状態によりＯＥＭプロセッサ モードまたはアップグレードプロセッサモードで動作する。デュアルプロセッサ 制御回路４４は、システムバス１６上のリセット（ＲＥＳＥＴ）信号のアサート と同時にＣＰＵ＿ＴＹＰＥピン２２の状態をサンプリングする。その後、デュア ルプロセッサ制御回路４４は、ＣＰＵ＿ＴＹＰＥピン２２がロー電圧レベルであ るので、プロセッサ１０をＯＥＭプロセッサモードにする。 同様にして、プロセッサ１２のデュアルプロセッサ制御回路は、ＣＰＵ＿ＴＹ ＰＥピン２４の状態をサンプリングし、これがハイ電圧状態の時、プロセッサ１ ２をアップグレードプロセッサモードにする。 割込み制御回路４２は、システムバス１６の一組の割込み制御線に接続されて いる。システムバス１６の割込み制御線には、プログラマブル割込みコントロー ラクロック（ＰＩＣ＿ＣＬＫ）信号、一対のプログラマブル割込みコントローラ データ（ＰＩＣ＿ＤＡＴＡ＿０及びＰＩＣ＿ＤＡＴＡ＿１）信号、及びシステム 管理割込みアクティブ（ＳＭＩ＿ＡＣＴＩＶＥ）信号等の線がある。 割込み制御回路４２は、システムバス１６を介して、コンピュータシステム１ ００における外部ハードウェア割込みを指示する割込みメッセージを受け取る。 システムバス１６上の外部割込みは、ＰＩＣ＿ＤＡＴＡ＿０及びＰＩＣ＿ＤＡＴ Ａ＿１信号を介して転送されるプログラマブル割込みコントローラ識別子に従っ て、プロセッサ１０またはプロセッサ１２がターゲットである。プロセッサ１０ 及びプロセッサ１２は、各々、外部ハードウェアが割込みメッセージのターゲッ トをプロセッサ１０またはプロセッサ１２のどちらかにすることを可能にする一 意の内部プログラマブル割込み識別子を保持する。システム管理割込みは、それ ぞれ対応するシステム管理割込み（ＳＭＩ）ピンを介してプロセッサ１０及び１ ２に振り向けられる。 バスインタフェース回路４６は、プロセッサ１０のシステムバス１６を介して の通信トランザクションを可能にする。プロセッサ１０は、システムバス１６の 一組の要求（ＲＥＱＵＥＳＴ）及び承諾（ＧＲＡＮＴ）信号線を介してプロセッ サ１２とシステムバス１６の制御権に関してアービトレーションする。バスイン タフェース回路４６は、システムバス１６の要求及び承諾信号線を用いて、バス マスタとしてシステムバス１６に対する制御権を得、またシステムバス１６に対 する制御権をプロセッサ１２に譲る。 バスインタフェース回路４６は、システムバス１６のデータ（ＤＡＴＡ）信号 線及び一組のアドレス（ＡＤＤＲＥＳＳ）信号線に接続されている。システムバ ス１６のアドレス及びデータ信号線は、プロセッサ１０がシステムバス１６を介 して入出力アクセスを実行し、システムバス１６を介して命令フェッチサイクル を実行することを可能にする。 また、バスインタフェース回路４６は、システムバス１６の一組のバイトイネ ーブル（ＢＥ［０：３］）信号線にも接続されている。バイトイネーブル信号線 は、システムバス１６のデータ信号線を介して有効なデータバイトが転送される ことを示す。 さらに、システムバス１６のバイトイネーブル信号線は、コンピュータシステ ム１００のリセット中にプロセッサ１０及び１２のプログラマブル割込みコント ローラ識別子（ＰＩＣ＿ＩＤ）を供給する。バスインタフェース回路４６は、シ ステムバス１６上でリセット信号がアサート状態なので、バイトイネーブル信号 線からのＰＩＣ＿ＩＤをラッチする。ＰＩＣ＿ＩＤは、リセット時に装置電源制 御回路２０によってバイトイネーブル信号線上にドライブされる。 ＯＥＭプロセッサモードのプロセッサ１０は、リセット時にバイトイネーブル 信号線上でサンプリングされたＰＩＣ＿ＩＤを割込み制御回路４２の一意の内部 プログラマブル割込み識別子として用いる。 アップグレードプロセッサモードのプロセッサ１２中のバスインタフェース回 路は、リセット時にシステムバス１６のバイトイネーブル信号をサンプリングす ることにより、またバイトイネーブル信号線からサンプリングされたＰＩＣ＿Ｉ Ｄの最下位ビットを反転させることによって、内部割込みコントローラのプログ ラマブル割込み識別子を確認する。アップグレードプロセッサ１２は、ＰＩＣ＿ ＩＤの最下位ビットを反転させることにより、ＯＥＭプロセッサ１０及びアップ グレードプロセッサ１２が必ず互いに異なるプログラマブル割込みコントローラ 識別子を使用して、ＰＩＣ＿ＤＡＴＡ＿０、１信号によりシステムバス１６を介 して転送される割込みメッセージの正しいターゲットを確認できるようにする。 装置電源制御回路２０は、最下位ビットだけが異なるＯＥＭプロセッサ１０及 びアップグレードプロセッサ１２のプログラマブル割込み識別子を記憶する。こ れらの異なるプログラマブル割込み識別子ＰＩＣ＿ＩＤによって、装置電源制御 回路２０はシステム管理割込みをシステムバス１６を介してＯＥＭプロセッサ１ ０またはアップグレードプロセッサ１２のどちらかに正しく振り向けることが可 能になる。あるいは、装置電源制御回路２０は、システム管理割込みをプロセッ サ１０または１２のＳＭＩピンへの別個のＳＭＩ入力信号によって振り分ける。 バスインタフェース回路４６は、システムバス１６におけるクロック（ＣＬＯ ＣＫ）信号線及びアドレスストローブ（ＡＤＤＲＥＳＳ＿ＳＴＲＯＢＥ）信号線 、さらにはシステムバス１６のネクストアドレス（ＮＥＸＴ＿ＡＤＤＲＥＳＳ） 信号線及びキャッシュイネーブル（ＣＡＣＨＥ＿ＥＮＡＢＬＥ）信号線に接続さ れている。アドレスストローブ信号は、システムバス１６のアドレス線上に有効 なアドレスがドライブされたということを示す。ネクストアドレス信号は、シス テムバス１６上で新しいアドレスサイクルが可能かどうかを示し、キャッシュイ ネーブル信号は、システムバス１６上の現在のデータ転送サイクルがキャッシュ メモリ５０にデータ格納可能かどうかを示す。 また、バスインタフェース回路４６は、システムバス１６のＷＲＩＴＥ／ＲＥ ＡＤ信号線、ＷＲＩＴＥＢＡＣＫ／ＷＲＩＴＥＴＨＲＵ信号線、及びＢＵＲＳＴ ＿ＲＥＡＤＹ信号線にも接続されている。システムバス１６のＷＲＩＴＥ／ＲＥ ＡＤ信号線は、システムバス１６上の現在のサイクルが書込みサイクルであるか 読出しサイクルであるかを指示する。システムバス１６のＷＲＩＴＥＢＡＣＫ／ ＷＲＩＴＥＴＨＲＵ信号線は、システムバス１６を介して転送される現在のキャ ッシュ行が独占状態または共用状態へのキャッシュ行の状態移行を引き起こすか どうかを指示する。 バスインタフェース回路４６は、システムバス１６のＵＰＧＲＡＤＥ／ＯＥＭ 信号線を常時ドライブする。バスインタフェース回路４６は、このＵＰＧＲＡＤ Ｅ／ＯＥＭ信号線をドライブすることによって、システムバス１６のＲＥＱＵＥ ＳＴ及びＧＲＡＮＴ信号線により行われるアービトレーションに基づいてＯＥＭ プロセッサ１０またはアップグレードプロセッサ１２のどちらがシステムバスの 現オーナであるかを指示する。 ＵＰＧＲＡＤＥ／ＯＥＭ信号は、ＳＭＩ＿ＡＣＴＩＶＥ信号と共に、プロセッ サ１０またはプロセッサ１２がコンピュータシステム１００のディジタル管理機 能におけるシステム管理モード（ＳＭＭ）になっているかどうかを示す。ＵＰＧ ＲＡＤＥ／ＯＥＭ及びＳＭＩ＿ＡＣＴＩＶＥ信号で与えられるＳＭＭの指示は、 コンピュータシステム１００におけるハードウェア及びソフトウェアのデバッギ ングにとって有用である。 図３は、本発明の一実施形態のプロセッサ１０及び１２によるシステムバス１ ６を介しての一対のパイプライン通信トランザクションを示すタイミングチャー トである。 システムバス１６のＡＤＲＥＳＳ＿ＳＴＲＯＢＥ信号線は、システムバス１６ の現在のバスオーナに従ってプロセッサ１０またはプロセッサ１２のどちらかに よりドライブされる。システムバス１６のＷＲＩＴＥ／ＲＥＡＤ信号線は、シス テムバス１６のアドレス、データ、及びバイトイネーブル信号線と共に、システ ムバス１６の現在のバスオーナに従ってＯＥＭプロセッサ１０またはアップグレ ードプロセッサ１２のどちらかによりドライブされる。 システムバス１６のＣＬＯＣＫ信号線は、コンピュータシステム１００の外部 ハードウェアによってドライブされる。ＮＥＸＴ＿ＡＤＤＲＥＳＳ、ＣＡＣＨＥ ＿ＥＮＡＢＬＥ、ＷＲＩＴＥＢＡＣＫ／ＷＲＩＴＥＴＨＲＵ、及びＢＵＲＳＴ＿ ＲＥＡＤＹ信号線は、進行中の通信トランザクションのタイプに従いシステムバ ス１６に接続された装置によってドライブされる。 システムバス１６のＵＰＧＲＡＤＥ／ＯＥＭ信号線は、常時ＯＥＭプロセッサ １０によってドライブされる。このＵＰＧＲＡＤＥ／ＯＥＭ信号線は、プロセッ サ１０と１２の間のシステムバス１６のバス所有権の変更に従って所有権を変更 することはない。 時刻ｔ２で、ＯＥＭプロセッサ１０は、システムバス１６上のＡＤＤＲＥＳＳ ＿ＳＴＲＯＢＥ信号をアサート状態にすることにより、アップグレードプロセッ サ１２によって開始されたデータ転送サイクルおいて有効なアドレスがシステム バス１６のアドレス線上にあることを示す。 時刻ｔ３とｔ４の間では、ＵＰＧＲＡＤＥ＿ＯＥＭ信号がハイ状態からロー状 態に変化して、ＢＵＲＳＴ＿ＲＥＡＤＹ信号線によって示されるように、時刻ｔ ６とｔ１０の間で行われるデータ転送シーケンスの間は、ＯＥＭプロセッサ１０ がバスマスタであるということを示す。 装置電源制御回路２０は、システムバス１６のＵＰＧＲＡＤＥ＿ＯＥＭ信号線 の状態を検出して、プロセッサ１０またはプロセッサ１２のどちらが、時刻ｔ２ でシステムバス１６のアドレス信号線によって指示された宛先の入出力装置への 時刻ｔ６とｔ１０の間のデータ転送サイクルを起こしたかを確認する。 宛先の入出力装置、すなわち表示装置１８またはディスクサブシステム１９が パワーダウンまたはスリープモード状態になっている場合は、装置電源制御回路 ２０は、ＵＰＧＲＡＤＥ／ＯＥＭ信号線をサンプリングして、システム管理割込 みをＯＥＭプロセッサ１０またはアップグレードプロセッサ１２のどちらに振り 向けるべきかを判断する。装置電源制御回路２０は、その判断に従って、プロセ ッサ１０またはプロセッサ１２にとって適切なＰＩＣ＿ＩＤを選択し、その選択 したＰＩＣ＿ＩＤと共にシステムバス１６のＰＩＣ＿ＤＡＴＡ信号線を介してシ ステム管理割込みメッセージを転送する。あるいは、装置電源制御回路２０は、 上記判断に基づいて、プロセッサ１０へのＳＭＩ入力またはプロセッサ１２への ＳＭＩ入力のどちらかを選択することにより、システム管理割込みを振り分ける 。 図４は、本発明の一実施形態の装置電源制御回路２０によるシステムバス１６ を介しての入出力アクセスの処理を示すフローチャートである。ブロック７０で 、装置電源制御回路２０は、システムバス１６を介しての表示装置１８またはデ ィスクサブシステム１９を含む入出力装置の一つに対するアクセスを検出する。 その後、判断ブロック７２で、宛先入出力装置に対する装置タイムアウトが起 こらなければ、システムバスを介してのトランザクションが正常に続行される。 判断ブロック７２で宛先入出力装置に対する装置タイムアウトが起こった場合は 、制御は判断ブロック７４へ進む。 判断ブロック７４では、装置電源制御回路２０は、システムバス１６のＵＰＧ ＲＡＤＥ／ＯＥＭ信号がアサート状態かどうかを確認する。判断ブロック７４で ＵＰＧＲＡＤＥ／ＯＥＭ信号がアサート状態であれば、制御はブロック７８へ進 む。 ブロック７８では、装置電源制御回路２０はシステム管理割込みをアップグレ ードプロセッサ１２に発する。装置電源制御回路２０は、システム管理割込みメ ッセージの間にアップグレードプロセッサ１２に対応するＰＩＣ＿ＩＤをＰＩＣ ＿ＤＡＴＡ線を介して転送することによって、アップグレードプロセッサ１２が そのシステム管理割込みのターゲットであることを確認する。 判断ブロック７４で、ＵＰＧＲＡＤＥ／ＯＥＭ信号がアサート状態でなかった 場合は、制御はブロック７６に進む。ブロック７６では、装置電源制御回路２０ は、ＯＥＭプロセッサ１０へシステム管理割込みを発する。装置電源制御回路２ ０は、割込みメッセージの間にＯＥＭプロセッサ１０に対応するＰＩＣ＿ＩＤを ＰＩＣ＿ＤＡＴＡ線を介して転送することによって、ＯＥＭプロセッサ１０がそ のシステム管理割込みのターゲットであることを確認する。 また、プロセッサ１０及び１２への別個のＢＵＲＳＴ＿ＲＥＡＤＹ入力を有す るシステムの場合は、ＵＰＧＲＡＤＥ／ＯＥＭ信号によってＢＵＲＳＴ＿ＲＥＡ ＤＹ信号を適宜プロセッサ１０または１２のどちらかに振り向けることもできる 。 以上の説明においては、本発明を特定の実施形態との関連で説明した。しかし ながら、本発明は、特許請求の範囲に記載する本発明の精神及び範囲を逸脱する ことなく種々の修正並びに変更態様が可能なことは明らかであろう。従って、本 願の明細書及び図面は、限定的な意味ではなく、例示説明的な意味に解釈すべき ものである。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年６月３日 【補正内容】 補正請求の範囲 １．プロセッサが単一プロセッサにおける当初備品（ＯＥＭ）プロセッサとして 接続されているか、及びプロセッサがデュアルプロセッサ・コンピュータシステ ムとして接続されているか、あるいはそのデュアルプロセッサ・コンピュータシ ステムにおけるアップグレードプロセッサとして接続されているかを指示するタ イプ入力ピンを有するプロセッサを備え、そのプロセッサが、前記タイプ入力ピ ンがＯＥＭプロセッサを指示している場合に、ＯＥＭプロセッサまたはアップグ レードプロセッサのどちらがシステムバスのバスオーナであるかを指示する出力 信号をシステムバスを介して転送するよう接続された出力ピンを有するコンピュ ータシステム。 ２．上記プロセッサが、上記システムバスに接続されていてそのシステムバスの 一組の信号線上で割込み識別子をサンプリングするようコンフィギュレーション されたバスインタフェース回路を具備し、そのバスインタフェース回路が、上記 タイプ入力ピンが上記プロセッサがアップグレードプロセッサであるということ を指示した場合に上記割込み識別子の最下位ビットを反転させる請求項１記載の コンピュータシステム。 ３．上記信号線が、上記プロセッサのリセットピンのローからハイへの状態移行 時にサンプリングされるシステムバスの一組のバイトイネーブル信号線よりなる 請求項２記載のコンピュータシステム。 ４．上記信号線を介して上記割込み識別子を転送するするようコンフィギュレー ションされた装置コントローラをさらに具備した請求項２記載のコンピュータ。 ５．上記装置コントローラが、上記出力信号をサンプリングして、上記ＯＥＭプ ロセッサまたはアップグレードプロセッサのどちらがシステムバスのバスオーナ であるかを確認する請求項４記載のコンピュータシステム。 ６．上記装置コントローラが、割込みが必要なシステムバスを介してのアクセス 時に上記ＯＥＭプロセッサがシステムバスのバスオーナであるということを上記 出力信号が指示した場合に、ＯＥＭプロセッサに割込みを渡すようコンフィギュ レーションされている請求項５記載のコンピュータシステム。 ７．上記装置コントローラが、割込みが必要なシステムバスを介してのアクセス 時に上記アップグレードプロセッサがシステムバスのバスオーナであるというこ とを上記出力信号が指示した場合に、アップグレードプロセッサに割込みを渡す ようコンフィギュレーションされている請求項５記載のコンピュータシステム。 ８．アップグレード可能なマルチプロセッサ・コンピュータシステムでバス所有 権を指示する方法において、 単一プロセッサ、デュアルプロセッサ・コンピュータシステムにおける当初備 品（ＯＥＭ）プロセッサ及びデュアルプロセッサ・コンピュータシステムにおけ るアップグレードプロセッサの中の存在を指示するタイプ入力ピンをサンプリン グするステップと、 そのタイプ入力ピンがＯＥＭプロセッサを指示している場合に、ＯＥＭプロセ ッサ及びアップグレードプロセッサのどちらがシステムバスのバスオーナである かを指示する出力信号をシステムバスを介して転送するステップと を具備した方法。 ９．上記プロセッサが、上記システムバスの一組の信号線上で割込み識別子をサ ンプリングするとともに、上記タイプ入力ピンがアップグレードプロセッサを指 示した場合に割込み識別子の最下位ビットを反転させるステップをさらに具備し た請求項８記載の方法。 １０．上記信号線が、リセットピンのローからハイへの状態移行時にサンプリン グされるシステムバスの一組のバイトイネーブル信号線よりなる請求項９記載の 方法。 １１．上記割込み識別子が、上記コンピュータシステムの装置コントローラによ り上記信号線を介して転送される請求項９記載の方法。 １２．上記出力信号をサンプリングして、上記ＯＥＭプロセッサまたはアップグ レードプロセッサのどちらがシステムバスのバスオーナであるかを確認するステ ップをさらに具備した請求項１１記載の方法。 １３．割込みが必要なシステムバスを介してのアクセス時に上記ＯＥＭプロセッ サがシステムバスのバスオーナであるということを上記出力信号が指示した場合 に、ＯＥＭプロセッサに割込みを渡すステップをさらに具備した請求項１２記載 の方法。 １４．割込みが必要なシステムバスを介してのアクセス時に上記アップグレード プロセッサがシステムバスのバスオーナであるということを上記出力信号が指示 した場合に、アップグレードプロセッサに割込みを渡すステップをさらに具備し た請求項１２記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．プロセッサが単一プロセッサまたはデュアルプロセッサ・コンピュータシス テムにおけるＯＥＭプロセッサとして接続されているか、あるいはデュアルプロ セッサ・コンピュータシステムにおけるアップグレードプロセッサとして接続さ れているかを指示するタイプ入力ピンを有するプロセッサを具備したコンピュー タシステムで、該プロセッサが、該タイプ入力ピンがＯＥＭプロセッサを指示し ている場合に、該ＯＥＭプロセッサまたはアップグレードプロセッサのどちらが システムバスのバスオーナであるかを指示するアップグレード／ＯＥＭ信号を該 システムバスを介して転送するよう接続されたアップグレード／ＯＥＭ出力ピン を有するコンピュータ。 ２．上記プロセッサが、一組の信号線上で割込み識別子をサンプリングするよう 接続されたバスインタフェース回路を具備し、該バスインタフェース回路が、上 記タイプ入力ピンが該プロセッサがアップグレードプロセッサであるということ を指示した場合に該割込み識別子の最下位ビットを反転させる請求項１記載のコ ンピュータシステム。 ３．上記信号線が、上記プロセッサのリセットピンのローからハイへの状態移行 時にサンプリングされるシステムバスの一組のバイトイネーブル信号線よりなる 請求項２記載のコンピュータシステム。 ４．上記信号線を介して上記割込み識別子を転送するするよう接続された装置コ ントローラをさらに具備した請求項２記載のコンピュータ。 ５．上記装置コントローラが、上記アップグレード／ＯＥＭ信号をサンプリング して、上記ＯＥＭプロセッサまたはアップグレードプロセッサのどちらがシステ ムバスのバスオーナであるかを確認する請求項４記載のコンピュータシステム。 ６．上記装置コントローラが、割込みが必要なシステムバスを介してのアクセス 時に上記ＯＥＭプロセッサがシステムバスのバスオーナであるということを上記 アップグレード／ＯＥＭ信号が指示した場合に、該ＯＥＭプロセッサに該割込み を渡すよう接続されている請求項５記載のコンピュータシステム。 ７．上記装置コントローラが、割込みが必要なシステムバスを介してのアクセス 時に上記アップグレードプロセッサがシステムバスのバスオーナであるというこ とを上記アップグレード／ＯＥＭ信号が指示した場合に、該アップグレードプロ セッサに該割込みを渡すよう接続されている請求項５記載のコンピュータシステ ム。 ８．アップグレード可能なマルチプロセッサ・コンピュータシステムでバス所有 権を指示する方法において： 単一プロセッサまたはデュアルプロセッサ・コンピュータシステムにおける ＯＥＭプロセッサあるいはデュアルプロセッサ・コンピュータシステムにおける アップグレードプロセッサを指示するタイプ入力ピンをサンプリングするステッ プと； 該タイプ入力ピンがＯＥＭプロセッサを指示している場合に、該ＯＥＭプロ セッサまたはアップグレードプロセッサのどちらがシステムバスのバスオーナで あるかを指示するアップグレード／ＯＥＭ信号を該システムバスを介して転送す るステップと； を具備した方法。 ９．上記プロセッサが、一組の信号線上で割込み識別子をサンプリングするとと もに、上記タイプ入力ピンがアップグレードプロセッサを指示した場合に該割込 み識別子の最下位ビットを反転させるステップをさらに具備した請求項８記載の 方法。 １０．上記信号線が、リセットピンのローからハイへの状態移行時にサンプリン グされるシステムバスの一組のバイトイネーブル信号線よりなる請求項９記載の 方法。 １１．上記割込み識別子が、上記コンピュータシステムの装置コントローラによ り上記信号線を介して転送される請求項９記載の方法。 １２．上記アップグレード／ＯＥＭ信号をサンプリングして、上記ＯＥＭプロセ ッサまたはアップグレードプロセッサのどちらがシステムバスのバスオーナであ るかを確認するステップをさらに具備した請求項１１記載の方法。 １３．割込みが必要なシステムバスを介してのアクセス時に上記ＯＥＭプロセッ サがシステムバスのバスオーナであるということを上記アップグレード／ＯＥＭ 信号が指示した場合に、該ＯＥＭプロセッサに該割込みを渡すステップをさらに 具備した請求項１２記載の 方法。 １４．割込みが必要なシステムバスを介してのアクセス時に上記アップグレード プロセッサがシステムバスのバスオーナであるということを上記アップグレード ／ＯＥＭ信号が指示した場合に、該アップグレードプロセッサに該割込みを渡す ステップをさらに具備した請求項１２記載の方法。