KR950002162B1 - Cpu 로직의 자동 절환 장치 - Google Patents

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Abstract

내용 없음.

Description

CPU 로직의 자동 절환 장치
제 1 도는 종래는 칩업 디자인 방식에 의한 CPU 로직의 구성도이다.
제 2 도는 이 발명의 실시예에 따른 CPU 로직의 자동 절환 장치의 상세 회로도이다.
이 발명은 중앙처리장치(Central Processing Unit, 이하 "CPU"라 한다) 로직(logic)의 자동 절환 장치에 관한 것으로서, 더욱 상세하게 말하자면 i80486SX, i80487SX, i804860DX의 CPU를 지원하는 IBM PC(International Business Machine Personal Computer) 호환기종에서 CPU의 종류를 자동으로 감지하여 감지된 CPU의 종류에 맞게 시스템이 동작할 수 있도록 절환하여 주는 CPU종류의 자동 절환 장치에 관한 것이다.
IBM PC 호환기종을 설계, 제작, 판매하는 업체에서는 제작공정의 효율화 및 다품종 소량 생산을 위한 FMS(Flexible Manufacturing System)에 대응하기 위해 PC를 모듈(module)별로 제작하는 방식이 하나의 추세로 되어 가고 있다. 이러한 제작 방식으로서 PC의 전체 기능을 몇개의 세부 기능으로 구분하여 각 기능을 카드(card)로 제작하는 모듈 디자인 방식과, CPU 칩만을 교체함으로써 CPU의 기능을 변경할 수 있도록 한 칩업(chip-up) 디자인 방식이 있다.
모듈 디자인 방식의 CPU 카드에는 CPU뿐만 아니라 롬 바이오스(Read Only Memory Basic Input Output System, ROM BIOS)도 같이 내장되어 있는데, 사용자가 PC의 CPU 종류를 변경하고자 할 경우에는 변경하고자 하는 CPU 종류를 지원할 수 있는 ROM BIOS로 변경을 해주어야 하므로 결국 CPU 카드 전체를 교체해 주어야 하는 단점이 있다. 이러한 단점은 사용자가 CPU 칩만을 교체하기를 원하는데도 CPU에 관련된 부수적인 회로 소자들까지 모두 교체해주어야 함으로써 CPU 교체에 따른 비용의 증가를 발생시키는 문제점이 있다.
이와 같은 문제점을 제거하기 위해 CPU 칩만을 교체하여 PC의 CPU 종류를 변경할 수 있는 칩업 디자인 방식이 사용되고 있다. 이하 첨부된 도면을 참조로 하여 종래의 칩업 디자인 방식에 의한 CPU 로직의 구성에 대하여 설명하기로 한다.
제 1 도는 종래의 칩업 디자인 방식에 의한 CPU 로직의 구성도이다. 제 1 도에 도시되어 있듯이 종래의 칩업 디자인 방식에 의한 CPU 로직의 구성은,신호선에단자가 연결된 i487SX(1)와, i487SX(1)의 MP#(Math Present) 신호선과신호선에 각각의 입력단자가 연결된 AND 게이트(G1)와, AND 게이트(G1)의 출력단자에단자가 연결된 i486SX(2)로 이루어진다.
상기한 구성에 의한 종래의 칩업 디자인 방식에 의한 CPU 로직의 동작은 다음과 같다.
i487SX(1)가 장착되지 않고 i486SX(2)가 장착되어 있을 경우에, i487SX(1)의 MP# 신호는 하여 상태가 된다. 이 상태에서 하이 상태의신호가 AND 게이트(61)로 입력되면 AND 게이트(G1)의 출력신호는 하이 상태가 된다. 그러나 로우 상태의신호가 입력되면 AND 게이트(G1)의 출력신호는 로우 상태가 된다. AND 게이트(G1)의 출력이 하이 상태일 경우에 i486SX(2)의단자에는 하이 상태의 신호가 입력되어 i486SX(2)가 정상으로 동작하지만 AND 게이트(G2) 의 출력이 로우 상태일 경우에 i486SX(2)의단자에는 로우 상태의 신호가 입력되어 i486SX(2)가 동작을 하지 않게 된다. 따라서 i487SX(1)가 장착되지 않은 상태에서 i486SX(2)는신호에 의해 동작이 결정된다.
사용자가 i487SX(1)를 CPU로서 사용하기 위해 i487SX(1)를 장착할 경우에 i487SX(1)의 MP# 신호는 로우 상태가 된다. 따라서신호의 유무에 관계없이 AND 게이트(G1)의 출력은 로우 상태가 되므로 i486SX(2)의단자로 로우 상태의 신호가 입력되어 i486SX(2)는 동작을 하지 않는다. i487SX(1)는 하이 상태의신호가 입력될 경우에 동작을 계속하지만, 로우 상태의신호가 입력될 경우에 동작을 하지 않는다.
그러나 상기한 종래의 칩업 디자인 방식에서는 i487SX와 i486SX의 겸용 사용만 가능할 뿐 i486SX를 지원하지 못하는 문제점이 있다.
상기한 문제점을 제거하기 위하여 i487SX, i486SX, i486DX을 모두 겸용할 수 있는 486시스템이 개발되어 왔다. 이러한 486 시스템에서 CPU의 종류를 소프트웨어적인 방법으로 감지하여 감지된 CPU의 종류에 따라 타이밍 마진을 소프트웨어적으로 자동으로 설정하는 방법에 관한 기술이 대한민국 특허 출원번호 92-662호 "CPU 종류의 감지방법과 그 표시장치"에 개시된 바 있다.
그러나 상기한 "CPU 종류의 감지방법과 그 표시장치"는 장착된 CPU의 종류를 소프트웨어적인 방법으로 감지하여, 감지된 CPU 종류에 따라 타이밍 마진을 설정하는 동작을 포함한 일련의 소프트웨어적인 처리동작만을 제시할 뿐 실제적으로 CPU와 시스템과의 연결을 위한 하드웨어에 대한 구체적인 언급이 되어 있지 않은 문제점이 있다.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 인텔(Intel)社의 i487SX, i486SX, i486DX를 지원하는 IBM PC 호환기종에서 CPU의 종류를 자동으로 감지하여, 감지된 CPU의 종류에 맞는 타이밍 마진을 설정하면서 동시에 감지된 CPU의 종류에 따라 시스템이 동작할 수 있도록 시스템을 자동으로 절환해주는 CPU 로직의 자동 절환 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 이 발명의 구성은, i486DX, i487SX, i486SX, 등의 CPU 칩이 겸용으로 장착될 수 있는 CPU 소켓(socket)과 ; 상기한 CPU 소켓의 어드레스 버스와 데이터 버스에 연결되어, 동작 초기에 CPU의 종류를 검출하는 소프트웨어를 내장하고 있는 롬과 ; CPU 소켓의 어드레스 버스와 입출력 쓰기 신호선에 연결되어, 소프트웨어에 의해 검출된 CPU 종류에 대한 정보를 저장시키기 위한 저장매체의 어드레스를 제공하는 디코더(decoder)와 ; CPU 소켓의 하위 데이터 신호선과 디코더의 출력단자에 연결되어, 디코더의 출력신호에 따라 소프트웨어에 의해 검출된 CPU 종류에 대한 정보를 저장하는 래치(latch)와 ; CPU 소켓과 래치의 출력단자에 연결되어 CPU 소켓의 서로 다른 위치에 정의되어 있는 CPU의 신호를 CPU의 종류에 따라 시스템이 동작할 수 있도록 절환하여 주는 PAL(Programmable Array Logic)로 이루어진다.
상기한 구성에 의한 이 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제 2 도는 이 발명의 실시예에 따른 CPU 로직의 자동 절환 장치의 상세 회로도이다. 제 2 도에 도시되어 있듯이 이 발명의 실시예에 따른 CPU 로직의 자동 절환 장치의 구성은 PGA(Pin Grid Array) CPU 소켓(10)과, PGA CPU 소켓(10)의 어드레스 버스와 데이터 버스에 연결되어 있는 롬(20)과, PGA CPU 소켓(10)의 어드레스 버스와 입출력 쓰기 신호선에 입력단자가 연결된 디코더(30)와, PGA CPU 소켓(10)의 하위 데이터 신호선(D1,D0)과 디코더(30)의 출력단자에 각각의 입력단자가 연결된 래치(40)와, PGA CPU 소켓(10)의 A13, A15, B14, B15, C14 위치단자와 래치(40)의 출력단자에 각각의 입력단자가 연결된 PAL(50)로 이루어진다. 이 발명의 실시예에서는 CPU 소켓(10)으로서 PGA형을 사용하였으나 이 발명의 기술적 범위는 여기에 한정되지 않는다.
상기한 래치(40)의 구성은, PGA CPU 소켓(10)의 하위 데이터 신호선(D1)에 입력단자(D)가 연결되고 디코더(30)의 출력단자(Q)에 클럭 입력단자(CLK)가 연결된 제1D형 플립플롭(DF1)과, PGA CPU 소켓(10)의 하위 데이터 신호선(D0)에 입력단자(D)가 연결되고 디코더(30)의 출력단자(Q)에 클럭입력단자(CLK)가 연결된 제2D형 플립플롭(DF2)으로 이루어진다.
상기한 구성에 의한 이 발명의 실시예에 따른 CPU 로직의 자동 절환 장치의 동작은 다음과 같다.
PGA CPU 소켓(10)에 CPU 칩이 장착된 뒤에, 전원이 인가되면 장착된 CPU에 의해 롬(20)에 저장된 롬 바이오스 루틴(CPU 종류를 검출하는 루틴이 포함된)이 수행된다.
롬 바이오스의 POST 루틴이 수행되면 롬 바이오스가 CPU의 종류를 검출하는데, i487SX의 경우에는 MP# 핀(B14)이 있어서 전원이 인가되면 항상 액티브 로우(active low) 상태가 되는 사실을 이용함으로써 롬 바이오스가 CPU의 MP# 핀(B14)값을 읽어들여 현재의 CPU가 i487SX인지 아닌지를 판단할 수가 있다. 즉 롬 바이오스는 읽어들인 MP# 핀(B14)값이 1일 경우에는 CPU가 i487SX가 아닌 것으로 판단하고, 읽어들인 MP# 핀(B14)값이 1이 아닐경우에는 CPU가 i487SX인 것으로 판단한다. MP# 핀(B14)값이 1이 아닐 경우에 롬 바이오스는 소프트웨어적으로 i487SX의 타이밍 마진을 설정한다.
CPU의 MP# 핀(B14)값이 1일 경우에 현재의 CPU가 i487SX가 아니므로, 롬 바이오스는 다음 단계에서 CPU 내부에 있는 코프로세서 컨트롤 레지스터(coprocessor control register)의 값을 읽는다. 다음에 롬 바이오스는 읽어들인 코프로세서 컨트롤 레지스터의 값이 37FH인지를 판단하는데 이상의 동작은 다음의 명령에 의해 수행될 수가 있다.
fninit ; 초기화
fstcw label ; 코프로세서의 컨트롤 레지스터의 값을 읽음
move ax, label
cmp ax, 37FH ; 80486DX 판별
이때 ax 레지스터의 값이 37FH이면 롬 바이오스는 현재의 CPU가 i486DX인 것으로 판단하여 소프트웨어적으로 i486DX의 타이밍 마진을 설정한다. 이것은 i486DX에 코프로세서가 내장되어 있으므로 코프로세서의 컨트롤 레지스터를 통한 리턴(return)값이 37FH가 되는 것을 이용한 것이다. 그러나 ax 레지스터의 값이 37FH가 아니면 롬 바이오스는 계속해서 다음 단계에서 ax 레지스터의 값이 FFFFH인지를 판단한다. 이것은 i486SX의 경우에는 코프로세서가 없으므로 코프로세서 컨트롤 레지스터의 리턴값이 FFFFH가 되는 것을 이용한 것이다. ax 레지스터의 값이 FFFFH일 경우에 롬 바이오스는 현재의 CPU가 i486SX인 것으로 판단하여 소프트웨어적으로 i486SX의 타이밍 마진을 설정한다.
이와 같은 방법으로 롬 바이오스는 롬 바이오스의 초기 루틴에서 CPU의 종류를 자동으로 감지한다.
CPU의 종류가 감지되면 롬 바이오스는 그 결과를 CPU 로직 자동 절환 장치로 전송하게 되는데, 이러한 동작은 다음의 명령에 의해 수행될 수가 있다.
out XX, 01 ; CPU가 i486SX일 경우
out XX, 02 ; CPU가 i487SX일 경우
out XX, 03 ; CPU가 i486DX일 경우
(단, XX는 임의의 I/O 어드레스)
임의의 I/O 어드레스인 XX신호가 CPU와 연결되어 있는 PGA CPU 소켓(10)의 하위 어드레스 버스(A0~A7)를 통해 CPU 로직 자동 절환 장치의 디코더(30)로 입력되면, 디코더(30)는 PGA CPU 소켓(10)으로부터 로우 상태의 입출력 쓰기 신호가 입력되는 시점에서 하이 상태의 신호를 래치(40)로 출력한다.
예를 들어 상기한 임의의 어드레스 XX 를 BFH라 할 때 디코더(30)의 로직은 다음의 식에 의해 구성될 수가 있다.
디코더(30)로부터 하이 상태의 출력신호가 래치(40)의 제1, 제2D형 플립플립(DF1, DF2)의 클럭입력단자(CLK)로 입력되면, 제1, 제2D형 플립플롭(DF1, DF2)은 클럭입력단자로 입력된 신호의 상승 모서리에서 입력단자(D)로 입력된 PGA CPU 소켓(10)의 데이터 신호(D1, D0)를 출력단자(Q)로 출력한다. 따라서 PAL(50)로 데이터 신호(D1, D0)가 입력된다.
PAL(50)은 래치(40)로부터 입력된 CPU 종류에 대한 정보신호(D1, D0)에 따라 PGA CPU 소켓(10)의 A13, A15, B14, B15, C14 위치단자의 신호를 적절히 절환하여 줌으로써, CPU가 교체되어도 CPU의 종류에 관계없이 항상 시스템이 CPU의 동일한 출력신호(FERR#, IGNNE#, NMI, MP#) 와 인터페이스될 수 있도록 하여준다.
이것은 i486DX, i487SX, i486SX의 핀출력(pinout)을 비교해볼 때 서로 4개의 신호만이 다르게 설정되어 있다는 점에서 착안한 것이다. 즉, CPU의 FERR# 신호는 i486DX의 경우에 C14 위치단자에 정의되어 있고 i487SX의 경우에 A13 위치단자에 정의되어 있고 i486SX의 경우에는 정위되어 있지 않다. 또한 CPU의 IGNNE# 신호는 i486DX의 경우에는 A15 위치단자에 정의되어 있고 i487SX의 경우에는 A13 위치단자에 정의되어 있고 i486SX의 경우에는 정의되어 있지 않다. 또한 CPU의 MP# 신호는 i487SX의 경우에만 B14 위치단자에 정의되어 있다. 그리고 CPU의 NMI 신호는 i486DX의 경우에는 B15 위치단자에 정의되어 있고 i487SX의 경우에도 B15 위치단자에 정의되어 있고 i486SX의 경우에는 A15 위치단자에 정의되어 있다. 이상에서와 같이 CPU 신호에 대한 비교를 표를 만들어 보면 다음과 같다.
[표]
(여기에서, NC(No Connect) : 정의되지 않음)
따라서 PAL(50)은 CPU가 교체되면 CPU에 따라 서로 다른 위치에 정의되어 있는 신호들을 입력받아 적당한 디코딩 작업을 통해 항상 같은 신호선으로 출력해줌으로써 CPU가 교체되어도 시스템이 정상적으로 동작될 수 있도록 하여준다. 상기한 디코딩 작업을 위한 PAL(50)의 로직은 다음의 식에 의해 구성된다.
따라서 PAL(50)은 PGA CPU 소켓(10)에 장착되는 CPU에 따라, PGA CPU 소켓(10) 내에서의 출력신호(DERR#, IGNNE#, NMI, MP#)의 위치가 변동되더라도, 시스템에는 CPU의 종류에 따라 항상 공정된 출력신호를 제공할 수가 있다.
이상에서와 같이 이 발명의 실시예에서, 인텔社의 i487SX, i486SX, i486DX를 지원하는 IBN PC 호환기종에서 CPU의 종류를 자동으로 감지하여 감지된 CPU의 종류에 맞는 타이밍 마진을 설정하면서 동시에 감지된 CPU의 종류에 따라 시스템이 동작할 수 있도록 시스템을 자동으로 절환해주는 효과를 가진 CPU 로직의 자동절환 장치를 제공할 수가 있다. 이 발명의 이러한 효과는 IBM PC 호환기종의 정보처리기기 분야에서 이용될 수 있다.

Claims (3)

  1. i486DX, i487SX, i486SX 등의 CPU 칩이 겸용으로 장착될 수 있는 CPU 소켓과 ; 상기한 CPU 소켓의 어드레스 버스와 데이터 버스에 연결되어, 동작 초기에 CPU의 종류를 검출하는 소프트웨어를 내장하고 있는 롬과 ; CPU 소켓의 어드레스 버스와 입출력 쓰기 신호선에 연결되어, 소프트웨어에 의해 검출된 CPU 종류에 대한 정보를 저장시키기 위한 저장매체의 어드레스를 제공하는 디코더와 ; CPU 소켓의 하위 데이터 신호선과 디코더의 출력단자에 연결되어, 디코더의 출력신호에 따라 소프트웨어에 의해 검출된 CPU 종류에 대한 정보를 저장하는 래치와 ; CPU 소켓과 래치의 출력단자에 연결되어 CPU 소켓의 서로 다른 위치에 정의되어 있는 CPU의 신호를 CPU의 종류에 따라 시스템이 동작할 수 잇도록 절환하여 주는 PAL로 이루어지는 것을 특징으로 하는 CPU 로직의 자동 절환 장치.
  2. 제 1 항에 있어서, 상기한 래치는 PGA CPU 소켓(10)의 하위 데이터 신호선(D1)에 입력단자(D)가 연결되고 디코더(30)의 출력단자(Q)에 클럭입력단자(CLK)가 연결된 제1D형 플립플롭(DF1)과 ; PGA CPU 소켓(10)의 하위 데이터 신호선(D0)에 입력단자(D)가 연결되고 디코더(30)의 출력단자(Q)에 클럭입력단자(CLK)가 연결된 제2D형 플립플롭(DF2)으로 이루어지는 것을 특징으로 하는 CPU 로직의 자동 절환 장치.
  3. 제 1 항에 있어서, 상기한 CPU 소켓은 PGA형으로 이루어지는 것을 특징으로 하는 CPU 로직의 자동 절환 장치.
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