JPS6219904A - マイクロプロセツサを用いた制御装置 - Google Patents
マイクロプロセツサを用いた制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
- G05B19/408—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by data handling or data format, e.g. reading, buffering or conversion of data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサを用いた制御装置に関し、
更に詳細に述べると、マイクロプロセッサを含んで構成
される制御系内の各集積回路素子を、制御プログラムの
変更なしに他の同等の素子に交換しうるようにした制御
装置に関する。
更に詳細に述べると、マイクロプロセッサを含んで構成
される制御系内の各集積回路素子を、制御プログラムの
変更なしに他の同等の素子に交換しうるようにした制御
装置に関する。
（従来の技術）
近年、各分野においてマイクロプロセラサラ含んで成る
制御システムを用いた制御装置が多数使用されてきてい
る。このような制御装置では、マイク占プロセッサのほ
か、読出し専用メモリ（ＲＯＭ）。
制御システムを用いた制御装置が多数使用されてきてい
る。このような制御装置では、マイク占プロセッサのほ
か、読出し専用メモリ（ＲＯＭ）。
ランダムアクセスメモリ（ＲＡＭ） 、アナログ−ディ
ジタル（Ａ／Ｄ）変換器、ディジタル−アナログ（］ｙ
Ａ）変換器、ノ臂うレルインターフェイスアダプタ（Ｐ
ＩＡ）等がそれぞれ所定の機能を果す機能素子として集
積回路素子の形態で用いられている。
ジタル（Ａ／Ｄ）変換器、ディジタル−アナログ（］ｙ
Ａ）変換器、ノ臂うレルインターフェイスアダプタ（Ｐ
ＩＡ）等がそれぞれ所定の機能を果す機能素子として集
積回路素子の形態で用いられている。
（発明が解決しようとする問題点）
ところで、マイクロプロセッサを用いた制御システムで
は、使用しているデバイスの夫々に対して類似のデバイ
スが多数存在するが、実際にデ／？イスの変換を行なう
場合には、全てにおいて完全に同一のデバイスであるこ
とが要求されるものである。もし、完全に同一でないデ
バイスと交換する場合には、制御プログラムの変更を必
要とする場合も生じ、不便であると共に経済的な負担を
生じるという問題点を有している。
は、使用しているデバイスの夫々に対して類似のデバイ
スが多数存在するが、実際にデ／？イスの変換を行なう
場合には、全てにおいて完全に同一のデバイスであるこ
とが要求されるものである。もし、完全に同一でないデ
バイスと交換する場合には、制御プログラムの変更を必
要とする場合も生じ、不便であると共に経済的な負担を
生じるという問題点を有している。
本発明の目的は、従って、マイクロプロセ、すを含んで
構成される制御装置内の集積回路素子を交換する場合、
完全に同一の集積回路素子でなくても、プログラムの変
更なしに交換が可能となるようにした、マイクロプロセ
ッサを用いた制御装置を提供することにある。
構成される制御装置内の集積回路素子を交換する場合、
完全に同一の集積回路素子でなくても、プログラムの変
更なしに交換が可能となるようにした、マイクロプロセ
ッサを用いた制御装置を提供することにある。
（問題点を解決するための手段）
本発明の構成は、マイクロプロセッサを含む複数の集積
回路素子から成り、ストアードプログラム方式によって
所定の制御が行なわれるように構成された制御装置にお
いて、該制御装置の作動開始が指令されたことに応答し
使用されている集積回路素子が予め定められている複数
の型式のうちのいずれの型式のものかを判別する判別手
段と、該判定手段の判定結果に応答し現在使用されてい
る集積回路素子の型式を表示するための表示信号を出力
する手段と、その時々において使用される集積回路素子
によって前記所定の制御が実行できるように該表示信号
を参照してその時々の集積回路素子の型式に適合した制
御を実行する制御プログラムに基づき所定の制御を実行
する制御手段とを備えた点に特徴を有する。
回路素子から成り、ストアードプログラム方式によって
所定の制御が行なわれるように構成された制御装置にお
いて、該制御装置の作動開始が指令されたことに応答し
使用されている集積回路素子が予め定められている複数
の型式のうちのいずれの型式のものかを判別する判別手
段と、該判定手段の判定結果に応答し現在使用されてい
る集積回路素子の型式を表示するための表示信号を出力
する手段と、その時々において使用される集積回路素子
によって前記所定の制御が実行できるように該表示信号
を参照してその時々の集積回路素子の型式に適合した制
御を実行する制御プログラムに基づき所定の制御を実行
する制御手段とを備えた点に特徴を有する。
（作用）
例えば電源スイッチが投入される等して制御装置の作動
開始が指令されると、制御装置を構成する各集積回路素
子の型式が判別される。この判別の対象となる集積回路
素子は、この制御装置内で用いられている１つ又は複数
の所定の集積回路素子とすることができ、且つ、その判
別の対象となる各集積回路素子は、予め定められた複数
の型式の素子のうちから選択される。判別手段は、判別
の対象となる各集積回路素子ごとに定められている互い
に異なった型式の複数の素子の判別のための情報を予め
有しており、この情報に基づいて現在使用されている集
積回路素子がどの型式のものであるかを判別する。
開始が指令されると、制御装置を構成する各集積回路素
子の型式が判別される。この判別の対象となる集積回路
素子は、この制御装置内で用いられている１つ又は複数
の所定の集積回路素子とすることができ、且つ、その判
別の対象となる各集積回路素子は、予め定められた複数
の型式の素子のうちから選択される。判別手段は、判別
の対象となる各集積回路素子ごとに定められている互い
に異なった型式の複数の素子の判別のための情報を予め
有しており、この情報に基づいて現在使用されている集
積回路素子がどの型式のものであるかを判別する。
このようにして現在使用されている各集積回路素子の型
式が夫々判別されると、その判別結果が表示信号てよ）
示される。メモリ手段には制御プログラムがストアされ
ており、この制御プログラムは、集積回路素子として予
め定められた複数の型式のうちの任意のものが選ばれた
としてもそれに対処できるように構成されており、判別
動作の終了により得られる上述の表示信号を参照してそ
の時々の各集積回路素子の型式に適合した制御が実行さ
れる。
式が夫々判別されると、その判別結果が表示信号てよ）
示される。メモリ手段には制御プログラムがストアされ
ており、この制御プログラムは、集積回路素子として予
め定められた複数の型式のうちの任意のものが選ばれた
としてもそれに対処できるように構成されており、判別
動作の終了により得られる上述の表示信号を参照してそ
の時々の各集積回路素子の型式に適合した制御が実行さ
れる。
（実施例）
第１図には本発明による制御装置の構成を示す、 ブロ
ック図が示されている。制御装置１は、被制御体２に対
し所定の制御動径を行なうための装置であり、制御ユニ
ット３を備えている。制御ユニ、ト３は、マイクロプロ
セッサ（ＭＰ）４、ランダムアクセスメモリ（ＲＡＭ）
５ 、読出し専用メモリ（ＲＯＭ） ６を有し、マイ
クロプロセッサ４、ＲＡＭ ５及びＲＯＭ ６はパスラ
イン７を介して相互に接続されると共に、被制御体２に
接続されている入出力装置（Ｉｌｏ）８にも接続されて
いる。ＲＯＭ ６内には、入出力装置８から入力される
情報に従って所定の制御動作を行なうための制御プログ
ラムがストアされておシ、この制御プログラムによって
所定の制御が実行されるストアードプログラム方式によ
る制御システムが構成される。マイクロプロセッサ４に
おいて演算された制御演算結果は入出力装置８を介して
被制御体２に送られる。
ック図が示されている。制御装置１は、被制御体２に対
し所定の制御動径を行なうための装置であり、制御ユニ
ット３を備えている。制御ユニ、ト３は、マイクロプロ
セッサ（ＭＰ）４、ランダムアクセスメモリ（ＲＡＭ）
５ 、読出し専用メモリ（ＲＯＭ） ６を有し、マイ
クロプロセッサ４、ＲＡＭ ５及びＲＯＭ ６はパスラ
イン７を介して相互に接続されると共に、被制御体２に
接続されている入出力装置（Ｉｌｏ）８にも接続されて
いる。ＲＯＭ ６内には、入出力装置８から入力される
情報に従って所定の制御動作を行なうための制御プログ
ラムがストアされておシ、この制御プログラムによって
所定の制御が実行されるストアードプログラム方式によ
る制御システムが構成される。マイクロプロセッサ４に
おいて演算された制御演算結果は入出力装置８を介して
被制御体２に送られる。
制御ユニット３を構成する各ブロックは、１つ°又は複
数の集積回路素子から構成されており、各集積回路素子
は夫々単独で所定の機能を果す構成となっている。これ
らの集積回路素子として、予め定められた・所定の複数
の型式のものの中から任意に選んで使用することができ
るようにするため、ＲＯＭ Ｓ内にストアされている制
御プログラムは、上述した所定の範囲内の集積回路素子
のいずれが選択されても所要の制御を実行することが可
能なように定められている。
数の集積回路素子から構成されており、各集積回路素子
は夫々単独で所定の機能を果す構成となっている。これ
らの集積回路素子として、予め定められた・所定の複数
の型式のものの中から任意に選んで使用することができ
るようにするため、ＲＯＭ Ｓ内にストアされている制
御プログラムは、上述した所定の範囲内の集積回路素子
のいずれが選択されても所要の制御を実行することが可
能なように定められている。
力お、本実施例では、配線の変更が生じないようにする
ため、ある１つの集積回路素子に対して定められる１つ
又は複数の素子はいずれもピン接続に変更を与えること
がないように選定されている。
ため、ある１つの集積回路素子に対して定められる１つ
又は複数の素子はいずれもピン接続に変更を与えること
がないように選定されている。
現在使用されている集積回路素子の型式を判別するため
、判別部９が設けられている。判別部９は各集積回路素
子のレジスタ部のうち、書込み／読出し可能な領域がそ
の素子毎に夫々異なることに着目し、レジスタ部の所定
のアドレスに任意の情報を書込んだのち、そのアドレス
の内容を読み出し、書込んだ内容と読出した内容が一致
するか否かの判別動作を、判別の対象となっている集積
回路素子に対して１回又は複数回行なう。書込み／読出
しが可能なレジスタ部のアドレスに関する情報は予め判
別部９にストアされておシ、上述の書込み／読出し動作
によってその集積回路素子中の書込み／読出し可能なア
ドレス及び書込み／読出し不可能なアドレスを知ること
により、その集積回路素子の型式が判別される。
、判別部９が設けられている。判別部９は各集積回路素
子のレジスタ部のうち、書込み／読出し可能な領域がそ
の素子毎に夫々異なることに着目し、レジスタ部の所定
のアドレスに任意の情報を書込んだのち、そのアドレス
の内容を読み出し、書込んだ内容と読出した内容が一致
するか否かの判別動作を、判別の対象となっている集積
回路素子に対して１回又は複数回行なう。書込み／読出
しが可能なレジスタ部のアドレスに関する情報は予め判
別部９にストアされておシ、上述の書込み／読出し動作
によってその集積回路素子中の書込み／読出し可能なア
ドレス及び書込み／読出し不可能なアドレスを知ること
により、その集積回路素子の型式が判別される。
その判別結果を示すデータＤは、表示信号出力部１０に
入力され、ここで、現在判別の対象となっている各集積
回路素子がどの型式のものであるかを示す表示信号Ｉｓ
が出力され、マイクロプロセッサ４に入力される。
入力され、ここで、現在判別の対象となっている各集積
回路素子がどの型式のものであるかを示す表示信号Ｉｓ
が出力され、マイクロプロセッサ４に入力される。
マイクロプロセッサ４は、表示信号ＩＳの内容を解読し
、ＲＯＭ６内にストアされている制御プログラムは、現
在使用されている集積回路素子の型式に見合ったアドレ
ス指定等が行なわれるように実行される。
、ＲＯＭ６内にストアされている制御プログラムは、現
在使用されている集積回路素子の型式に見合ったアドレ
ス指定等が行なわれるように実行される。
このよう々構成によると、制御ユニット３内において使
用される集積回路素子は、所定の範囲内のものを選択す
れば、判別部９においてその選択された集積回路素子の
型式が判別され、その型式に適合した制御プログラムが
マイクロプロセッサ４内で実行されることになる。
用される集積回路素子は、所定の範囲内のものを選択す
れば、判別部９においてその選択された集積回路素子の
型式が判別され、その型式に適合した制御プログラムが
マイクロプロセッサ４内で実行されることになる。
従って、使用できる集積回路素子の範囲が広くなシ、故
障等の場合に集積回路素子の交換条件が著しく緩和され
、ＲＯＭの交換なしで済むので、保守等に極めて便利で
ある。
障等の場合に集積回路素子の交換条件が著しく緩和され
、ＲＯＭの交換なしで済むので、保守等に極めて便利で
ある。
判別部９及び表示信号出力部１０はハードウェアで構成
してもよいし、マイクロプロセッサ４内で実行されるプ
ログラムの形態で、すなわちソフトウェアの形態で構成
してもよい。
してもよいし、マイクロプロセッサ４内で実行されるプ
ログラムの形態で、すなわちソフトウェアの形態で構成
してもよい。
第２図には、本発明による制御装置を示すよシ具体的な
実施例のブロック図が示されている。制御装置２１は、
マイクロプロセッサ２２とＲＯＭ ２３とを有し、入力
信号工、乃至工、に応答してＲＯＭ２３内にストアされ
たプログラムがマイクロプロセッサ２２内で実行され、
制御装置２１からは制御演算結果に従う出力信号０．乃
至Ｏｎが出力され、被制御装置２４がこれらの出力信号
０．乃至Ｏｎに従って制御される。
実施例のブロック図が示されている。制御装置２１は、
マイクロプロセッサ２２とＲＯＭ ２３とを有し、入力
信号工、乃至工、に応答してＲＯＭ２３内にストアされ
たプログラムがマイクロプロセッサ２２内で実行され、
制御装置２１からは制御演算結果に従う出力信号０．乃
至Ｏｎが出力され、被制御装置２４がこれらの出力信号
０．乃至Ｏｎに従って制御される。
制御装置２１の構成を第２図に基づいて更に詳しく述べ
ると、入力信号工、乃至工。は一旦インターフェイス回
路２５に入力され、ここでレベル調節された後、アナロ
グ−ディジタル（Ａ／ｌ））変換器２６に入力され、デ
ィジタル入力データＤｉｎに変換される。マイクロプロ
セッサ２２は、パス−）イン２７を介してＲＯＭ ２３
、ランダムアクセスメモ＋Ｊ （ＲＡＭ） ２８ 及
ヒ、＃ラレルインターフェイスアダプタ（ＰＩＡ） ２
９に接続されておシ、ディジタル入力データＤｉｎに応
答してＲＯＭ ２３内にストアされている制御プログラ
ムが実行される、所謂ストアードプログラム方式の制御
演算装置が構成されている。ＰＩＡ ２９の出力はディ
ジタル−アナログ（Ｄ／Ａ）変換器３０によってアナロ
グ化され、出力信号Ｏ４乃至Ｏｎがアナログ信号として
得られる構成となりている。
ると、入力信号工、乃至工。は一旦インターフェイス回
路２５に入力され、ここでレベル調節された後、アナロ
グ−ディジタル（Ａ／ｌ））変換器２６に入力され、デ
ィジタル入力データＤｉｎに変換される。マイクロプロ
セッサ２２は、パス−）イン２７を介してＲＯＭ ２３
、ランダムアクセスメモ＋Ｊ （ＲＡＭ） ２８ 及
ヒ、＃ラレルインターフェイスアダプタ（ＰＩＡ） ２
９に接続されておシ、ディジタル入力データＤｉｎに応
答してＲＯＭ ２３内にストアされている制御プログラ
ムが実行される、所謂ストアードプログラム方式の制御
演算装置が構成されている。ＰＩＡ ２９の出力はディ
ジタル−アナログ（Ｄ／Ａ）変換器３０によってアナロ
グ化され、出力信号Ｏ４乃至Ｏｎがアナログ信号として
得られる構成となりている。
制御装置２１では、基本的な構成及び接続ピンの配列が
全く同一であるがレジスタの内容及び番地のみが一部に
おいて異なる２つ又はそれ以上の型式のマイクロプロセ
ッサｉ ＲＯＭ ２３の交換なしに使用できるようにす
るため、制御装置２１は、使用されているマイクロプロ
セッサの型式を判別する機能及びその判別結果に従って
ＲＯＭ ２３内にストアされている制御プログラムの実
行内容を一部変更する機能を有している。
全く同一であるがレジスタの内容及び番地のみが一部に
おいて異なる２つ又はそれ以上の型式のマイクロプロセ
ッサｉ ＲＯＭ ２３の交換なしに使用できるようにす
るため、制御装置２１は、使用されているマイクロプロ
セッサの型式を判別する機能及びその判別結果に従って
ＲＯＭ ２３内にストアされている制御プログラムの実
行内容を一部変更する機能を有している。
次に、制御装置２１で使用されるマイクログロセッサの
判別機能を有する回転周期測定用のプログラムの構成に
つき、第３図のフローチャートを参照して説明する。尚
、この制御装置２１では、互いに交換可能な２つのマイ
クロプロセッサとして、モトロー社製の６８０１０４（
以下マイクロプロセッサＡと称する）と、日立製作新製
の６８０１Ｗ２（以下マイクロプロセッサＢと称する）
との互換性を保証する構成となっている。この制御プロ
グラムにおいては、互いに交換可能なマイクロプロセッ
サＡ、Ｂの内部レジスタアドレスが、アドレスＩＡにお
いて以下のように異なることを利用してその判別を行な
うものである。すなわち、マイクロプロセッサＡにおい
ては、内部レジスタアドレスＩＡはアウトプットコンベ
アレジスタ２に定められておシ、従って、読み／書き可
能なレジスタであるのに対し、マイクロプロセ、すＢに
おいては、内部レジスタアドレスＩＡはレジスタの割付
けがなく、従りてデータを書込むことはできず、このア
ドレスを指定してデータの読出しを行なうと常に＄ＦＦ
というデータが読出されるという点において異なってい
る（下表参照）。
判別機能を有する回転周期測定用のプログラムの構成に
つき、第３図のフローチャートを参照して説明する。尚
、この制御装置２１では、互いに交換可能な２つのマイ
クロプロセッサとして、モトロー社製の６８０１０４（
以下マイクロプロセッサＡと称する）と、日立製作新製
の６８０１Ｗ２（以下マイクロプロセッサＢと称する）
との互換性を保証する構成となっている。この制御プロ
グラムにおいては、互いに交換可能なマイクロプロセッ
サＡ、Ｂの内部レジスタアドレスが、アドレスＩＡにお
いて以下のように異なることを利用してその判別を行な
うものである。すなわち、マイクロプロセッサＡにおい
ては、内部レジスタアドレスＩＡはアウトプットコンベ
アレジスタ２に定められておシ、従って、読み／書き可
能なレジスタであるのに対し、マイクロプロセ、すＢに
おいては、内部レジスタアドレスＩＡはレジスタの割付
けがなく、従りてデータを書込むことはできず、このア
ドレスを指定してデータの読出しを行なうと常に＄ＦＦ
というデータが読出されるという点において異なってい
る（下表参照）。
従って、このプログラムでは、スタート後、先ずデータ
＄００を内部レジスタアドレスＩＡにストアしくステッ
プ４１）、次いでこのアドレスＩＡの内容を読出しくス
テップ４２）、その読出し内容が＄ＯＯか否かの判別を
ステラ７°４３において行なう。上述の説明から理解さ
れるように、ステップ４３の判別結果がＹＥＳの場合に
はマイクロプロセッサ２２はマイクロプロセッサＡであ
り、一方、ステップ４３０判別結果がＮｏの場合にはマ
イクロプロセッサ２２はマイクロプロセッサＢであるこ
とになる。この結果、ステップ４３０判別結果がＹＥＳ
の場合には、ステップ４４に進み、ここでマイクロプロ
セッサＡの初期化が行なわれた後、マイクロプロセッサ
Ａが使用されていることを示すタメ、使用マイクロプロ
セッサの型式を表示するための７ラグＦが「１」にセッ
トされる（ステップ４５）。一方、ステツブ４３０判別
結果がＮＯの場合には、ステップ４６に進み、ここでマ
イクロプロセ、すＢの初期化が行なわれた後、マイクロ
プロセ、すＢが使用されていることを示すためステッｆ
４７で７ラグＦが「０」にリセットされる。
＄００を内部レジスタアドレスＩＡにストアしくステッ
プ４１）、次いでこのアドレスＩＡの内容を読出しくス
テップ４２）、その読出し内容が＄ＯＯか否かの判別を
ステラ７°４３において行なう。上述の説明から理解さ
れるように、ステップ４３の判別結果がＹＥＳの場合に
はマイクロプロセッサ２２はマイクロプロセッサＡであ
り、一方、ステップ４３０判別結果がＮｏの場合にはマ
イクロプロセッサ２２はマイクロプロセッサＢであるこ
とになる。この結果、ステップ４３０判別結果がＹＥＳ
の場合には、ステップ４４に進み、ここでマイクロプロ
セッサＡの初期化が行なわれた後、マイクロプロセッサ
Ａが使用されていることを示すタメ、使用マイクロプロ
セッサの型式を表示するための７ラグＦが「１」にセッ
トされる（ステップ４５）。一方、ステツブ４３０判別
結果がＮＯの場合には、ステップ４６に進み、ここでマ
イクロプロセ、すＢの初期化が行なわれた後、マイクロ
プロセ、すＢが使用されていることを示すためステッｆ
４７で７ラグＦが「０」にリセットされる。
このようにして、マイクロプロセッサの型式が判別され
、その判別結果に従ってマイクロプロセッサ２２の初期
化が実行される。第３図に示す例では、入力信号として
インターフェイス回路２５に回転センサ（図示せず）か
ら被検出体の回転速度に応じて周期の変化するパルス信
号である回転パルス信号が入力されておシ、この回転パ
ルス信号の周期をマイクロプロセッサのインプットキャ
プチャ機能及びタイマ機能を用いて測定する構成となっ
ている。
、その判別結果に従ってマイクロプロセッサ２２の初期
化が実行される。第３図に示す例では、入力信号として
インターフェイス回路２５に回転センサ（図示せず）か
ら被検出体の回転速度に応じて周期の変化するパルス信
号である回転パルス信号が入力されておシ、この回転パ
ルス信号の周期をマイクロプロセッサのインプットキャ
プチャ機能及びタイマ機能を用いて測定する構成となっ
ている。
先ず、ステラ７’４８でフラグＦの内容が判別され、Ｆ
＝「１」であれば、回転・ぐルス信号の立上りに応答し
てその時のタイマの値を示すデータＭがインプットキャ
プチャ機能に基づいて得られ、このデータＭはアドレス
ＩＥ、ＩＦに書込まれる（ステラｆ４９）。ステップ５
０では、回転パルス信号の立下シにおいて、その時のタ
イマの値を示すデータＬがアウトプットコンベア機能に
基づいて得られ、このデータＬがアドレスＬＡ、ＩＢに
書込まれる（ステラｆ５０）。一方、Ｆ＝ｒ ＯＪであ
れば、データＭはアドレスＩＤ 、ＩＥに書込まれ（ス
テラｆ５１）、データＬはアドレスＩＢ。
＝「１」であれば、回転・ぐルス信号の立上りに応答し
てその時のタイマの値を示すデータＭがインプットキャ
プチャ機能に基づいて得られ、このデータＭはアドレス
ＩＥ、ＩＦに書込まれる（ステラｆ４９）。ステップ５
０では、回転パルス信号の立下シにおいて、その時のタ
イマの値を示すデータＬがアウトプットコンベア機能に
基づいて得られ、このデータＬがアドレスＬＡ、ＩＢに
書込まれる（ステラｆ５０）。一方、Ｆ＝ｒ ＯＪであ
れば、データＭはアドレスＩＤ 、ＩＥに書込まれ（ス
テラｆ５１）、データＬはアドレスＩＢ。
ＩＣに書込まれる（ステップ５２）。これらのアドレス
は表に示されている通シである。しかる後、ステラｆ５
３に進みこれらのデータＭ、Ｌの差分に基づいて回転パ
ルス信号の周期が演算され、この制御プログラムの実行
が終了する。
は表に示されている通シである。しかる後、ステラｆ５
３に進みこれらのデータＭ、Ｌの差分に基づいて回転パ
ルス信号の周期が演算され、この制御プログラムの実行
が終了する。
上述のように、いずれの型式のマイクロプロセッサが使
用されているかの判別が行なわれ、その判別結果を示す
フラグＦの内容に従って、使用されているマイクロプロ
セッサに適合するデータ処理が行なわれるので、マイク
ロプロセッサＡ、Ｈのいずれを用いても、制御プログラ
ムの交換なしに、所要の制御演算を正常に行なわせるこ
とができる。
用されているかの判別が行なわれ、その判別結果を示す
フラグＦの内容に従って、使用されているマイクロプロ
セッサに適合するデータ処理が行なわれるので、マイク
ロプロセッサＡ、Ｈのいずれを用いても、制御プログラ
ムの交換なしに、所要の制御演算を正常に行なわせるこ
とができる。
なお、上記実施例では、２つのマイクロプロセッサＡ、
Ｈの互換性を保証する構成について述べたが、３つ以上
のマイクロプロセッサの間の互換性を保証する構成も本
発明により同様にして実現することができる。また、マ
イクロプロセッサ以外（７） 素子テロ ルＲＡＭ 、
ＰＩＡ 、 Ａ／１） 、Ｄ／Ａ等ニツイテも同様にし
て所定の範囲内で他の型式のものとの互換性を保証する
ような構成を得ることもできる。
Ｈの互換性を保証する構成について述べたが、３つ以上
のマイクロプロセッサの間の互換性を保証する構成も本
発明により同様にして実現することができる。また、マ
イクロプロセッサ以外（７） 素子テロ ルＲＡＭ 、
ＰＩＡ 、 Ａ／１） 、Ｄ／Ａ等ニツイテも同様にし
て所定の範囲内で他の型式のものとの互換性を保証する
ような構成を得ることもできる。
更に、各素子の型式を判別する具体的な手段は、実施例
のものに限定されるものではなく、他の手段を用いて素
子の型式の判別を行なってもよいことは勿論である。
のものに限定されるものではなく、他の手段を用いて素
子の型式の判別を行なってもよいことは勿論である。
（効果）
本発明によれば、上述の如く、制御プログラムの交換を
行なう必要なしに、集積回路素子を全く同一の型式のも
のではないが基本構成が同一の他の素子と交換すること
が可能となるので、保守。
行なう必要なしに、集積回路素子を全く同一の型式のも
のではないが基本構成が同一の他の素子と交換すること
が可能となるので、保守。
修理の場合に代替素子の選択の範囲が著しく広くなり、
保守、修理に極めて便利である。
保守、修理に極めて便利である。
第１図は本発明による制御装置の構成を示すブロック図
、第２図は本発明による制御装置のよシ具体的な一実施
例を示すブロック図、第３図は第２図に示される制御装
置のＲＯＭ内にストアされている制御プログラムを示す
フローチャートである。 １．２１・・・制御装置、３・・・制御ユニット、４゜
２２・・・マイクロプロセッサ、５．２８・・・ＲＡＭ
、６゜２３・・・ＲＯＭ、９・・・制御部、１ｏ・・・
表示信号出方部、Ｄ・・・データ、■Ｓ・・・表示信号
。 特許出願人 ヂーゼル機器株式会社 代理人 弁理士 高 野 昌 俊手続補正書
（自発） 昭和６１年８月２日 特許庁長官 黒 １）明 雄 殿 ■、小事件表示 特願昭 ６０−１５７０４８号 ２、発明の名称 マイクロプロセッサを用いた制御装置 ３、補正をする者 事件との関係 特許出願人 住所 東京都渋谷区渋谷３丁目６番７号名称 （３３３
）ヂーゼル機器株式会社代表者 望 月 −成 ４、代理人 住所 〒１０５ 東京都港区芝３丁目４番１６号友和
ビル２階 ５、補正の対象 ６、補正の内容 明細書第１１頁第６行目に「日立製作所」とあるのを「
富士通」と補正する。 （以上）
、第２図は本発明による制御装置のよシ具体的な一実施
例を示すブロック図、第３図は第２図に示される制御装
置のＲＯＭ内にストアされている制御プログラムを示す
フローチャートである。 １．２１・・・制御装置、３・・・制御ユニット、４゜
２２・・・マイクロプロセッサ、５．２８・・・ＲＡＭ
、６゜２３・・・ＲＯＭ、９・・・制御部、１ｏ・・・
表示信号出方部、Ｄ・・・データ、■Ｓ・・・表示信号
。 特許出願人 ヂーゼル機器株式会社 代理人 弁理士 高 野 昌 俊手続補正書
（自発） 昭和６１年８月２日 特許庁長官 黒 １）明 雄 殿 ■、小事件表示 特願昭 ６０−１５７０４８号 ２、発明の名称 マイクロプロセッサを用いた制御装置 ３、補正をする者 事件との関係 特許出願人 住所 東京都渋谷区渋谷３丁目６番７号名称 （３３３
）ヂーゼル機器株式会社代表者 望 月 −成 ４、代理人 住所 〒１０５ 東京都港区芝３丁目４番１６号友和
ビル２階 ５、補正の対象 ６、補正の内容 明細書第１１頁第６行目に「日立製作所」とあるのを「
富士通」と補正する。 （以上）
Claims (1)
- １、マイクロプロセッサを含む複数の集積回路素子から
成りストアードプログラム方式により所定の制御が行な
われるように構成された制御装置において、該制御装置
の作動開始が指令されたことに応答して使用されている
集積回路素子が予め定められている複数の型式のうちの
いずれの型式のものかを判別する判別手段と、該判定手
段の判定結果に応答し現在使用されている集積回路素子
の型式を表示するための表示信号を出力する手段と、そ
の時々において使用される集積回路素子によって前記所
定の制御が実行できるように該表示信号を参照してその
時々の集積回路素子の型式に適合した制御を実行する制
御プログラムに基づき所要の制御を実行する制御手段と
を備えたことを特徴とするマイクロプロセッサを用いた
制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157048A JPS6219904A (ja) | 1985-07-18 | 1985-07-18 | マイクロプロセツサを用いた制御装置 |
| KR1019860005727A KR900004391B1 (ko) | 1985-07-18 | 1986-07-15 | 마이크로 컴퓨우터를 사용하는 데이터처리 시스템 |
| US06/885,883 US4853844A (en) | 1985-07-18 | 1986-07-15 | Data processing system adaptable to using equivalent integrated circuits |
| DE19863624373 DE3624373A1 (de) | 1985-07-18 | 1986-07-18 | Datenverarbeitungssystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157048A JPS6219904A (ja) | 1985-07-18 | 1985-07-18 | マイクロプロセツサを用いた制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6219904A true JPS6219904A (ja) | 1987-01-28 |
| JPH0330162B2 JPH0330162B2 (ja) | 1991-04-26 |
Family
ID=15641052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157048A Granted JPS6219904A (ja) | 1985-07-18 | 1985-07-18 | マイクロプロセツサを用いた制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4853844A (ja) |
| JP (1) | JPS6219904A (ja) |
| KR (1) | KR900004391B1 (ja) |
| DE (1) | DE3624373A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8725111D0 (en) * | 1987-03-13 | 1987-12-02 | Ibm | Data processing system |
| DE3828916A1 (de) * | 1988-08-26 | 1990-03-01 | Broadcast Television Syst | Verfahren zur konfigurierung der beschaltung von speicherschaltungen in einem mikrocomputersystem |
| US5119498A (en) * | 1989-06-12 | 1992-06-02 | International Business Machines Corporation | Feature board with automatic adjustment to one of two bus widths based on sensing power level at one connection contact |
| JP2839590B2 (ja) * | 1989-11-10 | 1998-12-16 | 株式会社東芝 | 命令割り当て装置及び命令割り当て方法 |
| JP2997005B2 (ja) * | 1990-04-12 | 2000-01-11 | キヤノン株式会社 | 出力装置 |
| KR950002162B1 (ko) * | 1992-02-12 | 1995-03-14 | 삼성전자주식회사 | Cpu 로직의 자동 절환 장치 |
| US5790834A (en) * | 1992-08-31 | 1998-08-04 | Intel Corporation | Apparatus and method using an ID instruction to identify a computer microprocessor |
| US5691932A (en) * | 1996-09-18 | 1997-11-25 | Reiner; Nobert Leo | Care giver data collection and reminder system |
| US6101319A (en) | 1997-01-02 | 2000-08-08 | Intel Corporation | Method and apparatus for the automatic configuration of strapping options on a circuit board assembly |
| DE19708755A1 (de) | 1997-03-04 | 1998-09-17 | Michael Tasler | Flexible Schnittstelle |
| US7522477B1 (en) | 2006-05-10 | 2009-04-21 | Gregory Scott Sheldon | Multi-event timer device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197609A (en) * | 1981-05-29 | 1982-12-03 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS59216250A (ja) * | 1983-05-24 | 1984-12-06 | Toyota Motor Corp | 汎用化ｐｃ周辺装置の制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1020819B (it) * | 1974-09-18 | 1977-12-30 | Olivetti & Co Spa | Macchina contabile a configurazione variabile |
| US4050098A (en) * | 1975-11-17 | 1977-09-20 | Gulf & Western Industries, Inc. | Self-addressing modules for programmable controller |
| US4014005A (en) * | 1976-01-05 | 1977-03-22 | International Business Machines Corporation | Configuration and control unit for a heterogeneous multi-system |
| US4191996A (en) * | 1977-07-22 | 1980-03-04 | Chesley Gilman D | Self-configurable computer and memory system |
| JPS5580164A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Main memory constitution control system |
| US4334307A (en) * | 1979-12-28 | 1982-06-08 | Honeywell Information Systems Inc. | Data processing system with self testing and configuration mapping capability |
| US4589063A (en) * | 1983-08-04 | 1986-05-13 | Fortune Systems Corporation | Data processing system having automatic configuration |
| US4622633A (en) * | 1983-12-06 | 1986-11-11 | Tri Sigma Corporation | Object building method for self configuring computer network |
-
1985
- 1985-07-18 JP JP60157048A patent/JPS6219904A/ja active Granted
-
1986
- 1986-07-15 KR KR1019860005727A patent/KR900004391B1/ko not_active IP Right Cessation
- 1986-07-15 US US06/885,883 patent/US4853844A/en not_active Expired - Fee Related
- 1986-07-18 DE DE19863624373 patent/DE3624373A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197609A (en) * | 1981-05-29 | 1982-12-03 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS59216250A (ja) * | 1983-05-24 | 1984-12-06 | Toyota Motor Corp | 汎用化ｐｃ周辺装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870001524A (ko) | 1987-03-14 |
| DE3624373C2 (ja) | 1991-03-21 |
| US4853844A (en) | 1989-08-01 |
| KR900004391B1 (ko) | 1990-06-23 |
| DE3624373A1 (de) | 1987-01-29 |
| JPH0330162B2 (ja) | 1991-04-26 |
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