JPS60147851A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60147851A JPS60147851A JP59004354A JP435484A JPS60147851A JP S60147851 A JPS60147851 A JP S60147851A JP 59004354 A JP59004354 A JP 59004354A JP 435484 A JP435484 A JP 435484A JP S60147851 A JPS60147851 A JP S60147851A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- microinstruction
- address
- test information
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野） 。
本発明は、データ処理装置に於けるマイクロプログラム
制御装置に関し、特にマイクロプログラムのテストの網
羅性を判別する技術に関する。
制御装置に関し、特にマイクロプログラムのテストの網
羅性を判別する技術に関する。
（従、末技術）
従来のマイクロ、プログラム制御装置は、マイクロプロ
グラムのテス：トの網羅性を検出するために、その実行
さ些たマイクロ命令のアドレスのみを記憶装置へ出力し
ている。したがって、全体のマイクロ命令の内で、どれ
だけのマイクロ命令が、実行されたかという意味ｆのテ
ストの網羅性は判別できるが、マイクロ命令間のパスが
どれだけ網羅しテテストされたのかが判らずマイクロプ
ログラムの最終的信頼性をチェックできないという欠点
がある。
グラムのテス：トの網羅性を検出するために、その実行
さ些たマイクロ命令のアドレスのみを記憶装置へ出力し
ている。したがって、全体のマイクロ命令の内で、どれ
だけのマイクロ命令が、実行されたかという意味ｆのテ
ストの網羅性は判別できるが、マイクロ命令間のパスが
どれだけ網羅しテテストされたのかが判らずマイクロプ
ログラムの最終的信頼性をチェックできないという欠点
がある。
（発明の目的）
本発明の目的は、マイクロ命令毎に分岐テスト情報を格
納する記憶回路を設け、マイクロ命令が異なるジャンプ
を行なう毎に該記憶回路の分岐テスト情報を更新制御す
ることにょシ、上記の欠点を解決し、どれだけのマイク
ロ命令が実行されたのかを判別すると同時に、マイクロ
命令間のパスの内、どれだけがテストされたかを判別す
ることができるようにし診断プログラムの改善を行って
すべてのマイクロ命令間のパスのテストを行ない信頼性
を高めることのできるマイクロプログラム制御装置を提
供することにある。
納する記憶回路を設け、マイクロ命令が異なるジャンプ
を行なう毎に該記憶回路の分岐テスト情報を更新制御す
ることにょシ、上記の欠点を解決し、どれだけのマイク
ロ命令が実行されたのかを判別すると同時に、マイクロ
命令間のパスの内、どれだけがテストされたかを判別す
ることができるようにし診断プログラムの改善を行って
すべてのマイクロ命令間のパスのテストを行ない信頼性
を高めることのできるマイクロプログラム制御装置を提
供することにある。
（発明の構成）
本発明の装置は、マイクロプログラムを構成する複数の
マイクロ命令を格納する第１の記憶手段と、前記マイク
ロ命令毎に前記マイクロ命令が格納されているアドレス
と一定の関係にあるアドレスに前記マイクロ命令の分岐
テスト情報を格納する第２の記憶手段と、供給される複
数の分岐条件から実行中のマイクロ命令に対する分岐条
件を選択し分岐条件信号を発生する選択手段と、前記分
岐条件信号の供給をうけ前記実行中のマイクロ命令の分
岐先のマイクロ命令を格納しているアドレスを発生する
アドレス発生手段と、前記分岐条件信号と前記実行中の
マイクロ命令のアドレスを示すアドレス信号との供給を
うけ前記実行中のマイクロ命令の前記分岐テスト情報を
更新し第２の記憶手段に書込む更新手段とを含んで構成
される。
マイクロ命令を格納する第１の記憶手段と、前記マイク
ロ命令毎に前記マイクロ命令が格納されているアドレス
と一定の関係にあるアドレスに前記マイクロ命令の分岐
テスト情報を格納する第２の記憶手段と、供給される複
数の分岐条件から実行中のマイクロ命令に対する分岐条
件を選択し分岐条件信号を発生する選択手段と、前記分
岐条件信号の供給をうけ前記実行中のマイクロ命令の分
岐先のマイクロ命令を格納しているアドレスを発生する
アドレス発生手段と、前記分岐条件信号と前記実行中の
マイクロ命令のアドレスを示すアドレス信号との供給を
うけ前記実行中のマイクロ命令の前記分岐テスト情報を
更新し第２の記憶手段に書込む更新手段とを含んで構成
される。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。第１図に示すマイクロプログラム制御装置は、マイ
クロプログラムが格納されている□制御記憶１と、前記
制御記憶′１内のマイクロ命令毎に前記マイクロ命令と
同一アドレスに前記マイクロ命令の分岐テスト情報を格
納する記憶回路７と、入力する複数の分岐条件からマイ
クロ命令の指定する分岐条件を選択しその分岐条件の信
号値を出力する選択回路４と、前に’４”岐条件の信号
値により前記記憶回路７に分岐テスト情報を□更新する
制御回路６と、前記分岐テスト情報と前“記マイクロ命
令との供給に応答して次に読出すべきマイクロ命令のア
ドレスを供給する次アドレス回路３と、記憶回路７の内
容を読み出し′マイクロ命令間のパスのテストをどれだ
け行なったかというテスト網羅桂を表示する表示回路９
および表示画面１０とから構成される。
る。第１図に示すマイクロプログラム制御装置は、マイ
クロプログラムが格納されている□制御記憶１と、前記
制御記憶′１内のマイクロ命令毎に前記マイクロ命令と
同一アドレスに前記マイクロ命令の分岐テスト情報を格
納する記憶回路７と、入力する複数の分岐条件からマイ
クロ命令の指定する分岐条件を選択しその分岐条件の信
号値を出力する選択回路４と、前に’４”岐条件の信号
値により前記記憶回路７に分岐テスト情報を□更新する
制御回路６と、前記分岐テスト情報と前“記マイクロ命
令との供給に応答して次に読出すべきマイクロ命令のア
ドレスを供給する次アドレス回路３と、記憶回路７の内
容を読み出し′マイクロ命令間のパスのテストをどれだ
け行なったかというテスト網羅桂を表示する表示回路９
および表示画面１０とから構成される。
第２図は第１図のマイクロプロ゛メラム制御装置に使用
される記憶回路７の１要素（１つのマイクロ命令に対応
している）の格納形式を示す。第２図の格納形式ハ、尚
該→イクロ命令の分岐可能数データを格納する分岐性能
数フィールド１２と、５− それぞれ分岐フラグを示す分岐フラグフィールド１３〜
１６とからなる。分岐可能数とはマイクロ命令毎に最大
何個のジャンプ先があるかを示し、分岐フラグは対応す
右ジャンプが行なわれた時にオンになる。１つのマイク
ロ命令に対しＮ個の分岐条件があれば分岐可能数は２Ｎ
個となシ２Ｎ個の分岐フラグを必要とする。
される記憶回路７の１要素（１つのマイクロ命令に対応
している）の格納形式を示す。第２図の格納形式ハ、尚
該→イクロ命令の分岐可能数データを格納する分岐性能
数フィールド１２と、５− それぞれ分岐フラグを示す分岐フラグフィールド１３〜
１６とからなる。分岐可能数とはマイクロ命令毎に最大
何個のジャンプ先があるかを示し、分岐フラグは対応す
右ジャンプが行なわれた時にオンになる。１つのマイク
ロ命令に対しＮ個の分岐条件があれば分岐可能数は２Ｎ
個となシ２Ｎ個の分岐フラグを必要とする。
次に本実施例の動作について説明する。
レジスタ２内に格納されているアドレスデータの供給に
応答して制御記憶１内のマイクロ命令がレジスタＩＩＫ
読み出されるとともに、記憶回路７内の分岐テスト情報
がレジスタ８に読み出される。
応答して制御記憶１内のマイクロ命令がレジスタＩＩＫ
読み出されるとともに、記憶回路７内の分岐テスト情報
がレジスタ８に読み出される。
レジスタ１１に読み出されたマイクロ命令はデコードさ
れ対象ハードウェアの動作を制御するとともに、選択回
路４に供給される。− 選択回路４は制御記憶１に格納されているマイクロ命令
に関係す為分岐条件からレジ諌りｌ！に格納されている
マイクロ命令に関係する分岐条件を選択し、それらの分
岐条件信号５を出力する。
れ対象ハードウェアの動作を制御するとともに、選択回
路４に供給される。− 選択回路４は制御記憶１に格納されているマイクロ命令
に関係す為分岐条件からレジ諌りｌ！に格納されている
マイクロ命令に関係する分岐条件を選択し、それらの分
岐条件信号５を出力する。
６一
レジスタ１１に格納されているマイクロ命令の分岐条件
がＡ、Ｂの２つであって条件Ａが真、条件Ｂが偽である
ときには”１０”なる分岐条件信号５が出力される。分
岐条件信号５は制御回路６と次アドレス回路３とに供給
される。
がＡ、Ｂの２つであって条件Ａが真、条件Ｂが偽である
ときには”１０”なる分岐条件信号５が出力される。分
岐条件信号５は制御回路６と次アドレス回路３とに供給
される。
制御回路６は分岐条件信号５とレジスタ８に格納されて
いる分岐テスト情報との供給をうけ分岐条件信号５に対
応して供給される分岐テス十情報の対応するビットをオ
ンにし書き換えられた分魅テスト情報を記憶回路７のレ
ジスタ２に格納されているアドレスデータの示すアドレ
スに格納する。
いる分岐テスト情報との供給をうけ分岐条件信号５に対
応して供給される分岐テス十情報の対応するビットをオ
ンにし書き換えられた分魅テスト情報を記憶回路７のレ
ジスタ２に格納されているアドレスデータの示すアドレ
スに格納する。
第２図の分岐テスト情報で分岐フラグ１３と１４とを分
岐条件Ａの真と偽に対応せしめ、分岐フラグ１５と１６
島を分岐条件Ｂの真と偽に対応せしめると記憶回路７に
格納される分岐テスト情報の分岐フラグ１３〜１６は”
１００１”となる。変更になった分岐フラグフィールド
の値のみを格納する。
岐条件Ａの真と偽に対応せしめ、分岐フラグ１５と１６
島を分岐条件Ｂの真と偽に対応せしめると記憶回路７に
格納される分岐テスト情報の分岐フラグ１３〜１６は”
１００１”となる。変更になった分岐フラグフィールド
の値のみを格納する。
この場合分岐フラグ１３と１６に′１＃が格納される。
次アドレス回路３は分岐条件信号５とレジスタ１１内に
格納されているマイクロ命令との供給をうけ次に実行す
べきマイクロ命令のアドレスを発生しレジスタ２に供給
する。
格納されているマイクロ命令との供給をうけ次に実行す
べきマイクロ命令のアドレスを発生しレジスタ２に供給
する。
レジスタ２のアドレスが示すマイクロ命令について以降
同様の動作を繰り返す。マイクロプログラムの実行が終
了すると、表示回路９が動作し、記憶回路７の要素を順
次読み出し、分岐可能数１２に較べて分岐フラッグ１３
〜１６がオンになっているかどうかを調べ、実行されて
いないジャンプ、言い換え五ばテストされていないマイ
クロ命令間のパスを検出し、表示画面へ表示する。
同様の動作を繰り返す。マイクロプログラムの実行が終
了すると、表示回路９が動作し、記憶回路７の要素を順
次読み出し、分岐可能数１２に較べて分岐フラッグ１３
〜１６がオンになっているかどうかを調べ、実行されて
いないジャンプ、言い換え五ばテストされていないマイ
クロ命令間のパスを検出し、表示画面へ表示する。
以上のようにして本実施例では、マイクロ命令がテスト
されたか否かを判別できるだけでなく、マイクロ命令間
のバスがテストされたか否かも判別でき、これにもとす
いてすべてのマイクロ命令間のバスがテスト出来るよう
表診断プログラムの作成してマイクロプログラム制御装
置の信頼性を向上せしめることができる。
されたか否かを判別できるだけでなく、マイクロ命令間
のバスがテストされたか否かも判別でき、これにもとす
いてすべてのマイクロ命令間のバスがテスト出来るよう
表診断プログラムの作成してマイクロプログラム制御装
置の信頼性を向上せしめることができる。
本実施例では、分岐条件信号と分岐フラグとの対応を分
岐条件の真偽にそれぞれの分岐フラグを対応せしめたが
、本発明はこれに限るものでは危く、例えば分岐条件信
号の示す値、例えば前記例で１１０＃は”２′を示すが
、これに対応して分岐フラグをオンにしてもよい。すな
わち分岐条件信号の示す値が“０＃の場合は分岐フラグ
１３をオンに、１”の場合には分岐フラグ１４をオンに
、“２＃の場合には分岐フラグ１５をオンに、′３”の
場合には分岐フラグ１６をオンにして対応せしめること
もできる。
岐条件の真偽にそれぞれの分岐フラグを対応せしめたが
、本発明はこれに限るものでは危く、例えば分岐条件信
号の示す値、例えば前記例で１１０＃は”２′を示すが
、これに対応して分岐フラグをオンにしてもよい。すな
わち分岐条件信号の示す値が“０＃の場合は分岐フラグ
１３をオンに、１”の場合には分岐フラグ１４をオンに
、“２＃の場合には分岐フラグ１５をオンに、′３”の
場合には分岐フラグ１６をオンにして対応せしめること
もできる。
（発明の効果）
本発明には、マイクロ命令毎に分岐テスト情報を格納す
る記憶回路をマイクロプログラム制御装置に含みマイク
ロ命令遊具なるジャンプを行なう毎に分岐テスト情報を
更新することによシ、マイクロプログラムのパスに着目
したバスの網羅性を容易に知ることができひいてはすべ
てのマイクロ命令間のパスの試験ができる診断プログラ
ムの作成によシマイクロプログラム制御装置の信頼法を
著しく向上できるという効果がある。
る記憶回路をマイクロプログラム制御装置に含みマイク
ロ命令遊具なるジャンプを行なう毎に分岐テスト情報を
更新することによシ、マイクロプログラムのパスに着目
したバスの網羅性を容易に知ることができひいてはすべ
てのマイクロ命令間のパスの試験ができる診断プログラ
ムの作成によシマイクロプログラム制御装置の信頼法を
著しく向上できるという効果がある。
９−
第１図は本発明の一実施例の要部を示すプロ。
り図、第２図は第１図に示した記憶回路の１要素の格納
形式を示す図である。 １・・・・・・制御記憶、２，８．１１・・・・・・レ
ジスタ、３・・・・・・次アドレス回路、４・・・・−
・選択回路、５・・・・・・分岐条件信号、６・・・・
・・制御回路、７・・・・・・記憶回路、９・・・・・
・表示回路、１ｏ・・・・・・表示画面、１２．町・−
分岐可能数フィールド、１３，１４，１５．１６・・・
・・・分岐フラッグフィールド、１７・・・・・・入力
分岐条件。 １０− Ｑｔへ
形式を示す図である。 １・・・・・・制御記憶、２，８．１１・・・・・・レ
ジスタ、３・・・・・・次アドレス回路、４・・・・−
・選択回路、５・・・・・・分岐条件信号、６・・・・
・・制御回路、７・・・・・・記憶回路、９・・・・・
・表示回路、１ｏ・・・・・・表示画面、１２．町・−
分岐可能数フィールド、１３，１４，１５．１６・・・
・・・分岐フラッグフィールド、１７・・・・・・入力
分岐条件。 １０− Ｑｔへ
Claims (2)
- （１）マイクロプログラムを構成する複数のマイクロ命
令を格納する第１の記憶手段と、 前記マイクロ命令毎に前記マイクロ命令が格納されてい
るアドレスと一定の関係にあるアト、 レスに前記マイ
クロ命令の分岐テスト情報を格納する第２の記憶手段と
、 供給される複数の分岐条件から実行中のマイクロ命令に
対する分岐条、件を選択し分岐条件信号を発生する選択
手段と、 前記分岐条件信号の供給を、うり前記実行中のマイクロ
命令の分岐先のマイクロ命令令を格納し、 ているアド
レスを発生するア下レス発生手段と、前記分岐条件信号
と前記実行中のマイクロ命令のアドレスを示すアドレス
信号との供給をうけ前記実行中のマイクロ命令の前記分
岐テスト情報を更新し警２．の記憶手段に書込む更新手
段とを含むことを特徴とす、るマイクロプログラム制御
装置。 - （２）分岐テスト情報としてマイクロ命令毎に分岐先の
マイクロ命令に分岐したかどうかを記憶するビットを分
岐数分だけ保有しかつ前記マゴクロ命含９分岐可能、鞠
を含む−ことを特徴とする特許請求の範−第（１）ＩＪ
記載のマイクロプログラム制御架ｊｉｏ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004354A JPS60147851A (ja) | 1984-01-13 | 1984-01-13 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004354A JPS60147851A (ja) | 1984-01-13 | 1984-01-13 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147851A true JPS60147851A (ja) | 1985-08-03 |
Family
ID=11582064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004354A Pending JPS60147851A (ja) | 1984-01-13 | 1984-01-13 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100642A (ja) * | 1987-10-14 | 1989-04-18 | Hitachi Ltd | 計算機システムのテストカバレージ方式 |
| JPH05250219A (ja) * | 1992-02-26 | 1993-09-28 | Nec Corp | テストプログラムの網羅率測定装置 |
-
1984
- 1984-01-13 JP JP59004354A patent/JPS60147851A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100642A (ja) * | 1987-10-14 | 1989-04-18 | Hitachi Ltd | 計算機システムのテストカバレージ方式 |
| JPH05250219A (ja) * | 1992-02-26 | 1993-09-28 | Nec Corp | テストプログラムの網羅率測定装置 |
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