JPS633317B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は中央演算処理装置を用いた表示処理装
置に関するものである。

従来の技術 従来この種の表示は、中央演算処理装置（以
下、CPUと称する）がまずメモリからデータを
ロードし、このロードしたデータを制御命令によ
り表示装置に出力してメモリの内容を表示するよ
うな装置になつていた。

例えば従来のこの種の表示処理装置として第３
図に示すように、CPU１２がダイナミツクメモ
リ回路１の内容を表示器９の８個の表示セグメン
ト（ブロツク）01〜08に表示するには、まず
CPU１２は表示セグメント（ブロツク）に表示
すべき内容が格納されているダイナミツクメモリ
回路１のアドレスをアドレスAB8〜AB1から発
生し、これによつて読み出された４ビツトのデー
タをCPU１２内のアキユムレータ（図示せず）
に書き込む。この後、CPU１２はアドレスAB8
〜AB1から表示器９の表示セグメント（ブロツ
ク）01をセレクトするためのアドレス（例えば
00000001）を出力する。この時、アンド回路８を
導通するためのストローブ信号（STROBE）を
発生しなければならない。そして、選択された表
示セグメント（ブロツク）に対して以前にダイナ
ミツクメモリ回路１から読み取つた内容（アキユ
ムレータに書き込まれている内容）をデータ端子
DB４〜DB１から出力して表示器９へ供給する。
この状態ではデータは全表示セグメント（ブロツ
ク）に共通に与えられるが、アンド回路８の出力
によつて表示セグメント（ブロツク）01のみがセ
レクトされているので、データはこのセグメント
（ブロツク）01にのみ表示される。次の表示セグ
メント（ブロツク）02に表示すべき内容をメモリ
１から読み出して、アキユムレータに書き込み、
その後上述と同様の処理にもとずいて表示セグメ
ント（ブロツク）02を選択するアドレス
（00000010）を出力し、そこにアキユムレータに
書き込まれている内容を表示する。かかる操作を
表示セグメント（ブロツク）数分繰り返すことに
よつて表示処理が行われている。

発明が解決しようとする問題点 しかしながら上述のような例の場合、表示すべ
き内容を一旦ダイナミツクメモリ回路１から読み
出してCPU１２内に格納し、表示器セグメント
（ブロツク）を指定するアドレスを出力するとき
にメモリから読み出されたデータを表示器９に送
らなければならない。そのため、CPU１２は表
示処理に多大な時間を費やすことになる。

このように従来の表示装置では、CPUはメモ
リの内容を表示するための機能の主要部分をその
内部に持つているので、表示のためにCPU全体
がその間専有されることになり、CPUの処理ス
ピードが低下するという欠点があつた。

したがつて、本発明の目的は、メモリの内容を
表示するのにCPUの処理スピードの低下するこ
とがないような表示処理装置を提供しようとする
点にある。これを別の面から述べれば、CPUが
メモリの内容を表示するための処理を長時間費や
す必要のない表示制御装置を提供しようとする点
にある。

問題点を解決するための手段 本発明は、複数の表示ブロツクで構成される表
示器と、表示されるべきデータが格納されている
メモリと、このメモリから表示用データを読み出
し、これを直接表示ブロツクに供給するCPUと
を有し、前記メモリの書き込み或は読み出しサイ
クル以外のメモリを利用しないサイクルで、表示
用のデータを読み出すために前記メモリに与えら
れるアドレスの一部を使つて前記複数の表示ブロ
ツクのうち表示されるべきブロツクを指定するよ
うにしたものである。

作 用 本発明の表示処理装置は、表示のためのメモリ
から読み出されたデータをCPUへ取り込むこと
なく直接表示ブロツクへ転送するようになし、か
つ表示データ読み出し用のアドレスの一部を表示
ブロツク選択用に用いることによつて表示処理を
簡易化する。このタイミングをとるために、本発
明装置では、CPU内部の制御回路から基本クロ
ツクに関連して作られるメモリの書き込み或は読
み出しサイクル以外のメモリを利用しないサイク
ルを検出し、このサイクルを、その利用頻度に応
じて例えば４回に１回だけそのタイミング信号と
して生成している。

実施例 以下、図面を参照して本発明の一実施例につき
説明する。

第１図は本発明の表示処理装置の一実施例を示
すブロツク図である。この実施例では、メモリと
してダイナミツクメモリを用い、表示を指示する
信号としてCPUのクロツク信号に関連して発せ
られるダイナミツクメモリのリフレツシユ信号を
利用したものである。またダイナミツクメモリは
一般に８ビツト以上のアドレス構成のものが多い
が、ここでは説明の便宜上、８ビツトのものを一
例として説明する。

周知のように、ダイナミツクメモリは書き込ま
れたデータをそのままにしておくと、データが消
えてしまうメモリである。よつて、データが消え
る前にリフレツシユ（プリチヤージという場合も
ある）と呼ぶ処理を定期的に施すことによりデー
タの保持を行つている。このとき、メモリ内部で
はデータの再書き込みが行われる。このリフレツ
シユ処理はダイナミツクメモリのリフレツシユア
ドレス（ロウアドレスとも呼ばれている）を読み
だすか、読み出さないまでもリフレツシユアドレ
スをダイナミツクメモリに与えることによりリフ
レツシユ処理が行われる。リフレツシユアドレス
は、ダイナミツクメモリのアドレス全部を指すも
のではなく、アドレスの一部であつて、この一部
のアドレスを読みだすかあるいはメモリに与える
かによつて、メモリ全体がリフレツシユ処理され
るのが通常である。

ここで、第１図に用いたダイナミツクメモリの
例に従つて、この内部回路の周知の概要を第５図
に示す。

第５図の例では、リフレツシユアドレスMA３
〜MA１で選ばれるリフレツシユラインは、０〜
７で８本存在している。また、MA８〜MA４で
選ばれるカラムラインは、０〜31で32本存在して
いる。したがつて、MA８〜MA１で選ばれるメ
モリ素子は256で、リフレツシユアドレスMA３
〜MA１とMA８〜MA４（以下カラムアドレス
と呼ぶ）で選ばれる。

ここで注目すべきことは、リフレツシユライン
１本につきカラムラインは32本存在し、かつ32の
メモリ素子が存在する点である。したがつて、リ
フレツシユアドレスMA３〜MA１だけ全メモリ
素子がリフレツシユ処理される理由は、リフレツ
シユアドレス１箇所をメモリに与えることで32の
メモリ素子が一時にリフレツシユ処理されること
による。このことは詳細を後述するが、リフレツ
シユ処理と表示処理とが同時に行われていること
を意味する。

これを第５図に基ずきさらに説明すると、カラ
ムアドレス00000（MA８〜MA４）に表示データ
が格納されているとすると、カラムアドレスを
00000にし、リフレツシユアドレスMA３〜MA
１を定期的に読み出す。すなわち、メモリのリフ
レツシユを行うことにより、表示データ８個（リ
フレツシユアドレスに対応するメモリ素子の内容
でこの場合、MA８〜MA４が00000、MA３〜
MA１が000から111までの８箇所のメモリ素子の
内容）が読み出され、表示されることとなる。こ
のようにリフレツシユ処理は、すなわち表示デー
タを読み出す表示処理と等しくなる。

さて、はじめに第１図に示す本発明の一実施例
表示処理装置の構成要素を機能的に以下に説明す
る。

１はダイナミツクメモリ回路であり、ここでは
説明の便宜上すでに述べたように８ビツト構成の
ものを例示している。３はCPU２のOSCポート
からの信号すなわちバスラインの空いている期間
出力される信号を受けて後述のリフレツシユ信号
REF、およびリフレツシユアドレス信号RAを生
じるリフレツシユ回路である。４はこのリフレツ
シユ信号REFと、CPU２のΦポートからの信号
すなわちCPU２がリードあるいはライトモード
のいずれかの処理に入ろうとするときに出力され
るストローブ信号Φとによりダイナミツクメモリ
回路１に対するクロツク関連信号を与えるオア回
路、５はリフレツシユ信号REFによりCPU２の
Ｒ／Ｗポートからの読み出し書き込み信号Ｒ／Ｗ
をリードモードすなわちダイナミツクメモリ回路
１からデータを読み出すモードに強制的にするモ
ード切換回路である。６は、通常はCPU２から
出力される下位アドレスをアドレスバスAB３〜
AB１を介してダイナミツクメモリ回路１のメモ
リアドレスMA３〜MA１に与え、リフレツシユ
信号REFのあつたときは上記リフレツシユ回路
３から発生されるリフレツシユアドレス信号RA
をメモリアドレスMA３〜MA１に与えるように
したリフレツシユアドレス切換回路である。この
下位アドレスAB３〜AB１と上位アドレスAB８
〜AB４とに分けられたアドレスは、CPU２から
すれば上位も下位も区別なくアドレスとして処理
されるが、すでに述べたようにこの実施例ではダ
イナミツクメモリ回路１を実施例としているの
で、ダイナミツクメモリ回路２ではリフレツシユ
を行うために必要なアドレスとカラムラインを選
択するために必要なアドレスがあることから、上
記のように分けられているものである。

７は上記リフレツシユアドレス切換回路６の出
力と入力とするデコーダ、８はリフレツシユ信号
REFで導通状態になるアンド回路８である。こ
のデコーダ７は、リフレツシユアドレス切換回路
６の出力すなわちリフレツシユアドレス信号RA
をデコードすることにより、８本の信号線いいか
えれば表示ブロツク＃１〜＃８に対応する信号線
のうちのいずれかひとつを選択する。そしてアン
ド回路８は、この選ばれた一つの信号とリフレツ
シユ信号REFとのアンド条件を満たしたゲート
の出力信号が、表示器９の対応する桁のストロー
ブ信号として供給している。第１図ではリフレツ
シユアドレス信号RAと表示器９の桁番号とを便
宜上一致させてある。したがつて、RA＝000の
とき、表示器９の＃１。（RA＝001のとき、表示
器９の＃２）〜（RA＝111のとき、表示器９の
＃８）にそれぞれ対応している。その結果、表示
データの読み出し（すなわちリフレツシユ）番地
のリフレツシユアドレス信号RAと表示器９の桁
番号とは常に対応することとなる。このことは、
表示データの読み出し（すなわちリフレツシユ）
に使うリフレツシユアドレス信号RAをデコード
し、デコーダ７の出力とリフレツシユ信号REF
との論理和をとることにより、表示器９のストロ
ーブ信号となることを意味する。

したがつて、表示器９はアンド回路８を通つた
前述のデコーダ７の出力を一方の入力とし、後述
のデータバスを他方の入力としている。

１０はCPU２の表示用アドレスDA５〜DA１
をCONT信号によりまたは図示していない適宜
手段により、表示アドレス信号DAとして出力す
るアドレス設定回路で、ここの表示用アドレス信
号DAはすでに述べた第５図のカラムラインを確
定するデータであるとともに、表示器９の各セグ
メントに加えられるデータのアドレスを決定する
ものである。いいかえれば、アドレス設定回路１
０はすでに述べた第５図のカラムラインを確定す
るためのデータを出力するものであつて、例えば
ここではCPU内部のプログラムによりCPU２の
CONTポートより出力されるCONT信号により、
同じくCPU内部のプログラムによりCPU２より
出力されるDA５〜DA１のデータを記憶する。
したがつて、このCONT信号は、上述のように
CPU内部のプログラムにより作成され、このア
ドレス設定回路１０が取り込んだデータを記憶で
きるタイミングで出力されている。その結果、ア
ドレス設定回路１０は表示データの格納されてい
るアドレスをダイナミツクメモリ回路１のMA８
〜MA４に与えるとともに、表示されるデータは
第５図に示すカラムライン32箇所のいずれかに設
定される。

１１は、通常はCPU２から出力される上位の
アドレスAB４〜AB８をダイナミツクメモリ回
路１のメモリアドレスMA８〜MA４に与え、一
方リフレツシユ信号REFが発生されたときには
前述の表示アドレス信号DAをメモリアドレス端
子MA８〜MA４に与えるように切替制御を行う
アドレス切換回路である。すでに理解できるよう
に、この実施例ではダイナミツクメモリ回路１
は、表示アドレス信号DAをメモリアドレスMA
８〜MA４に与えることで第５図に示すようなカ
ラムラインが指定され、リフレツシユアドレス信
号RAをメモリアドレスMA３〜MA１に与える
ことによりロウアドレスが指定され、両者でメモ
リ回路１のアドレスが決定される。

例えばこのとき、カラムアドレス00000（すなわ
ちDA＝00000である）を指定すると、表示デー
タの格納されている番地は、 （カラムアドレス）＋（リフレツシユアドレス信
号RA）で、 信号DA 信号RA 00000 000 ＝00（16進数） 00000 001 ＝01（16進数） ｜ ｜ ｜ ｜ ｜ ｜ 00000 111 ＝07（16進数） となる。

その結果、この場合00〜07（16進数）番地が表
示データの格納番地となり、この番地を読み出す
ことで表示データが読み出されると同時にリフレ
ツシユ処理が行われる。

ここでリフレツシユ信号REFは、ダイナミツ
クメモリ回路１をリフレツシユするためと、表示
データを読み出すために用いられるが、このリフ
レツシユ信号REFはCPU２がダイナミツクメモ
リ回路１を読み出し及び書き込みしていない期間
すなわち、メモリを使用していない期間に出力さ
れ、ダイナミツクメモリ回路１から表示データを
読み出す処理、いいかえればリフレツシユ処理と
表示器９に表示データを与える処理を同時に行う
よう制御している。

このとき、CPU２の読み出し、書き込みを行
つていない期間にダイナミツクメモリ回路１には
CPU２が読み出し処理に入つたのと同じ状態を
つくる必要があるため、モード切換回路５は
CPU２からの読み出し書き込み信号Ｒ／Ｗをリ
フレツシユ信号REFで強制的にリードモードに
し、ダイナミツクメモリ回路１に与えている。し
たがつて、この動作は実質的にCPU２のポート
Φから出力される信号Φの代わりの働きをしてい
る。またリフレツシユ信号REFは、CPU２から
のアドレスAB8〜AB1を切換回路６，１１で切
り換え、リフレツシユアドレス信号RAと表示用
アドレス信号DAをメモリ１に与えるストローブ
信号の働きがある。したがつて、ダイナミツクメ
モリ回路１のアドレスMA３〜MA１に対応する
信号すなわち、リフレツシユアドレス信号RA
は、リフレツシユ信号REFが出力される毎にデ
ータが順次更新されるものである。

また表示器９は第４図に示すように複数の表示
ブロツクを含んでおり、すでに理解できるように
メモリからのデータは各ブロツク毎に表示される
ものである。

以上の各構成要素を有する本発明の実施例装置
においては、リフレツシユ回路３からリフレツシ
ユ信号REFが発せられると、ダイナミツクメモ
リ回路１に入力する読み出し書き込み信号Ｒ／Ｗ
はリードモードになり、ダイナミツクメモリ回路
１の下位アドレス端子MA３〜MA１にはリフレ
ツシユアドレス信号RAが、上位アドレスMA８
〜MA４には表示アドレス信号DAがそれぞれ切
り換えられて入力される。したがつてこれら８ビ
ツトで指定された番地の内容がデータバスDB４
〜DB１を介して表示器９の各セグメント（各ブ
ロツク）に共通に加えられる。一方アンド回路８
もリフレツシユ信号REFで導通状態となり、信
号RAがデコーダ７でデコードされ表示器９の１
つのセグメント（ブロツク）にセグメント（ブロ
ツク）選択信号として与えられ、これによつて選
択されたセグメント（ブロツク）にデータバスを
介して入力されたメモリの内容が表示される。な
おリフレツシユ信号REFはダイナミツクメモリ
回路１の読み出し書き込みサイクルのクロツク信
号にもなる。

以上述べた動作のタイムチヤートが第２図に示
されている。

また上記のリフレツシユ信号REFはすでに述
べた通常のリフレツシユ処理においても使用され
るもので構成してある。したがつて、本実施例に
よれば表示用データを読み出すとともに、同時に
ダイナミツクメモリのリフレツシユができるとい
う優れた効果をこれによつて達成している。

以上のように第１図の実施例によれば、CPU
２はダイナミツクメモリ回路１に格納されている
表示されるべき内容をCPU２内に取り込むこと
なく、直接表示器９へ送り出すことができる。し
たがつて、従来のように表示処理に多大な時間を
費やすことはない。しかも、これはメモリから表
示用データを読み出すためにダイナミツクメモリ
回路１に供給されるアドレスの一部、すなわち第
１図ではMA３〜MA１に供給されるアドレスの
下位３ビツトを共用して、これにより表示セグメ
ントの選択できるようになつているため、表示の
ためのアドレス発生は極めて簡単である。さら
に、本発明実施例装置は表示用アドレスを設定す
る回路１０とこれに関連した切換回路１１とを
CPU２から独立して設けているので、CPU２は
表示用の特別な制御命令、すなわちデータを一旦
読み込み、再度読み出す操作を実行する命令を必
要としない。したがつて、この装置を備えた
CPUの処理スピードは格段に向上する。

以上はメモリとしてダイナミツクメモリを用い
る場合について述べたが、スタテツクメモリの場
合も同じことがいえる。ただこの場合、第１図と
異なる点は、リフレツシユ回路３がないので、表
示指示信号としてリフレツシユ信号REF以外の
もので制御命令に関係のない信号を用いなければ
ならないことと、アドレスバスAB３〜AB１と
AB８〜AB４を区別することなく一緒にまとめ
て考えてよい点である。前者の異なる点について
いえば、リフレツシユ信号REFの代わりとして
は、CPU２の制御回路から、基本クロツクに関
連して作られるメモリの書き込み或は読み出しの
サイクル以外のメモリを利用しないサイクルを検
出し、このサイクルを、その頻度に応じて例えば
４回に１回だけその信号を前述のリフレツシユ信
号REFのかかわりとして利用することができる。
なおこのメモリを利用しないサイクルを検出する
方法としては、通常制御回路はメモリの読み出し
用および書き込み制御信号を出しているので、こ
れらの制御信号以外を数えて適当な形の信号を出
力する回路をCPU２以外に設ければよい。また
後者については、アドレスバスの切換え手段とし
ての第１図のリフレツシユアドレス切換回路６と
アドレス切換回路１１はスタテイツクメモリの場
合には同じような役目をすることとなるから格別
に分ける必要はなく、全アドレスバスが切り換え
られることになる。

なお、本発明でいう表示器９は単にデータをデ
イスプレイする表示手段に限ることはないが、最
も簡単な例として表示器９の表示形態の一具体例
を示すと、第１図表示器９は８個のセグメント
（ブロツク）＃１〜＃８を有しており、各セグメ
ント（ブロツク）にはメモリから読み出された４
ビツトのデータをデコードしてセグメント（ブロ
ツク）内の対応する電極にデコード結果を与え、
これによつて指定された電極が通電することによ
つて発光するLEDタイプの表示素子を使用して
もよいし、あるいは電極がマトリツクス状に配置
された表示素子を使用してもよい。

ここで表示ブロツクの最も簡単な例を第４図に
示す。同図中Ｆ／Ｆはフリツプフロツプ、Ｒは抵
抗、LEDは発光ダイオード、DB４〜DB１はデ
ータバス、STはフリツプフロツプＦ／Ｆにデー
タバスDB４〜DB１の各データを記憶させるた
めのストローブ信号である。ストローブ信号ST
としては第１図８のアンド回路８の出力が用いら
れる。フリツプフロツプＦ／Ｆはこのストローブ
信号STでデータバス上のデータを記憶する。そ
して、データ“１”をフリツプフロツプＦ／Ｆに
記憶したときに、フリツプフロツプＦ／Ｆの出力
Ｑは“０”となり、電源V_CCから抵抗Ｒを介して
LEDに電流が流れ、点灯する。一方データ“０”
を記憶した時は出力が“１”となりLEDには
電流が流れないので点灯しない。第１図の表示器
９は、かかる表示ブロツクが＃１〜＃８の８個で
構成されている例を示しているものである。

発明の効果 以上のように本発明によれば、表示のためのメ
モリから読み出されたデータをCPへ取り込むこ
となく直接表示ブロツクへ転送するようになし、
かつ表示データ読み出し用のアドレスの一部を表
示ブロツク選択用に用いることによつて表示処理
を簡易化し、その処理スピードを向上させること
ができる。

さらに本発明は２次的効果として、メモリへ供
給されるアドレスの一部を表示ブロツク選択用と
して用いることで、ダイナミツクメモリのリフレ
ツシユ処理と表示処理とをオーバーラツプして実
行することができるという効果も得られる。

【図面の簡単な説明】

第１図は本発明の表示処理装置の一実施例を示
すブロツク図、第２図はその動作を示すタイムチ
ヤート図、第３図は従来の表示処理装置を示すブ
ロツク図、第４図は表示ブロツク１個の簡単な構
成を示す回路図、第５図はダイナミツクメモリ回
路の一例を示す回路図である。 １……ダイナミツクメモリ回路、２，１２……
中央演算処理装置（CPU）、３……リフレツシユ
回路、５……モード切換回路、６……リフレツシ
ユアドレス切換回路、９……表示器、１０……ア
ドレス設定回路、１１……アドレス切換回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の表示ブロツクで構成される表示器と、
   表示されるべきデータが格納されているメモリ
   と、このメモリから表示用データを読み出し、こ
   れを直接表示ブロツクに供給する中央演算処理装
   置部とを有し、前記メモリの書き込み或は読み出
   しサイクル以外のメモリを利用しないサイクル
   で、表示用のデータを読み出すために前記メモリ
   に与えられるアドレスの一部を使つて前記複数の
   表示ブロツクのうち表示されるべきブロツクを指
   定するようにしたことを特徴とする表示処理装
   置。 ２ 前記メモリをダイナミツクメモリで構成する
   とともに、前記中央演算処理装置部が該ダイナミ
   ツクメモリへ前記表示用データを読み出すための
   アドレスを供給し、前記表示用データを読み出す
   ためのアドレスの少なくとも一部を使つて前記ダ
   イナミツクメモリをリフレツシユすることによ
   り、前記表示用データの読み出しと前記ダイナミ
   ツクメモリのリフレツシユとを重複して行うこと
   を特徴とする特許請求の範囲第１項記載の表示処
   理装置。