JPS6231091A - ダイナミツクメモリのリフレツシユ制御方式 - Google Patents
ダイナミツクメモリのリフレツシユ制御方式Info
- Publication number
- JPS6231091A JPS6231091A JP60170705A JP17070585A JPS6231091A JP S6231091 A JPS6231091 A JP S6231091A JP 60170705 A JP60170705 A JP 60170705A JP 17070585 A JP17070585 A JP 17070585A JP S6231091 A JPS6231091 A JP S6231091A
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- JP
- Japan
- Prior art keywords
- refresh
- address signal
- signal
- memory
- row address
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリのりフレッシェ制御方式に
関する。
関する。
ダイナミックメモリは記憶部（メモリセル）がストレー
ジキャパシタで酵成されている為、蓄積電荷がしきい値
以下になる前に再充電即ちリフレッシュ動作を行わなけ
ればならない。この為、一定期間毎にメモリ外部よりメ
モリの行アドレス信号を全て選択しリフレッシュ動作を
行う方法がとられていた。
ジキャパシタで酵成されている為、蓄積電荷がしきい値
以下になる前に再充電即ちリフレッシュ動作を行わなけ
ればならない。この為、一定期間毎にメモリ外部よりメ
モリの行アドレス信号を全て選択しリフレッシュ動作を
行う方法がとられていた。
第２図は従来のダイナミックメモリのり７レツシＳ’？
ｌｆ制御回路の一例のブロック図である。
ｌｆ制御回路の一例のブロック図である。
この回路は、す７レツシ工動作に必−決なリフレッシュ
行アドレス信号を一定期間毎に発生させるための９７レ
ツシユ行アドレス信号発生回路としてのリフレッシュカ
ウンタ２と、外部からの行アドレス信号１列アドレス信
号及び前記リフレッシュ行アドレス信号を選択してダイ
ナミックメモリｌへ送出する第１のセレクタ３と、一定
期間毎に割込信号を発生する制御回路としてのタイミン
グコントローラ４とを含んで構成されている。
行アドレス信号を一定期間毎に発生させるための９７レ
ツシユ行アドレス信号発生回路としてのリフレッシュカ
ウンタ２と、外部からの行アドレス信号１列アドレス信
号及び前記リフレッシュ行アドレス信号を選択してダイ
ナミックメモリｌへ送出する第１のセレクタ３と、一定
期間毎に割込信号を発生する制御回路としてのタイミン
グコントローラ４とを含んで構成されている。
次に、この回路の動作について説明する。
まず、続出し及び書込み動作ではＣＰＵ等の外部から与
えられる行、列アドレス信号はタイミングコントローラ
４で発生した切換信号によりセレクタ３で行アドレス信
号、列アドレス信号の順で与えられる。さらに、タイミ
ングコントローラ４で発生した几Ａ Ｓ （Ｒａｗ Ａ
ｄｄｒｅｓｓ ５ｔｒｏｂｅ ）、ＣＡＳ（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）信号によりダイナ
ミックメモ１７ ｌに与える。この時続出し又は書込み
信号が続出しモードであればダイナミックメモリ１より
データが出力され、書込みモードであれば入力データが
ダイナミックメモリｌに書込まれる。
えられる行、列アドレス信号はタイミングコントローラ
４で発生した切換信号によりセレクタ３で行アドレス信
号、列アドレス信号の順で与えられる。さらに、タイミ
ングコントローラ４で発生した几Ａ Ｓ （Ｒａｗ Ａ
ｄｄｒｅｓｓ ５ｔｒｏｂｅ ）、ＣＡＳ（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）信号によりダイナ
ミックメモ１７ ｌに与える。この時続出し又は書込み
信号が続出しモードであればダイナミックメモリ１より
データが出力され、書込みモードであれば入力データが
ダイナミックメモリｌに書込まれる。
リフレッシュ行アドレス信号はクロック信号を利用して
リフレッシュカウンタ２によって作られ、セレクタ３に
与えられると同時にタイミングコントローラ４にも一定
期間毎にトリガ信号を出力する。このトリガ信号により
タイミングコントロー″ニア４は外部のＣＰ’Ｕ等へ割
込み信号を出力すると共にセレクタ３をリフレッシュ行
アドレス信号に選択し、さらに行アドレス信号をダイミ
ックメモリ１がラッチするためのＲＡＳ信号を出力する
。
リフレッシュカウンタ２によって作られ、セレクタ３に
与えられると同時にタイミングコントローラ４にも一定
期間毎にトリガ信号を出力する。このトリガ信号により
タイミングコントロー″ニア４は外部のＣＰ’Ｕ等へ割
込み信号を出力すると共にセレクタ３をリフレッシュ行
アドレス信号に選択し、さらに行アドレス信号をダイミ
ックメモリ１がラッチするためのＲＡＳ信号を出力する
。
このように一定期間毎にリフレッシュ用の行アドレス信
号を選択することにより、ダイナミックメモリｌへのリ
フレッシュ動作を行う。
号を選択することにより、ダイナミックメモリｌへのリ
フレッシュ動作を行う。
上述し友ように、従来ダイナミックメモリを使用する場
合通常の読み書き動作以外にこのす７レツシ工動作が存
在する。即ち、このり７レツクス期間はＣＰＵからのメ
モリへのアクセスができない為、ＣＰＵからみれば使用
効率を落としてしまうという欠点がある。
合通常の読み書き動作以外にこのす７レツシ工動作が存
在する。即ち、このり７レツクス期間はＣＰＵからのメ
モリへのアクセスができない為、ＣＰＵからみれば使用
効率を落としてしまうという欠点がある。
本発明の目的は、読み書きをしたダイナミックメモリの
行アドレスについてはリフレッシュ動作は行わず、ダイ
ナミックメモリの使用効率を上げるリフレッシュ制御方
式を提供することにある。
行アドレスについてはリフレッシュ動作は行わず、ダイ
ナミックメモリの使用効率を上げるリフレッシュ制御方
式を提供することにある。
本発明のダイナミックメモリのリフレッシュ制御方式は
、−リフレッシュ動作に必要なリフレッシュ行アドレス
信号を一定期間毎に発生させるためのリフレッシュ行ア
ドレス信号発生回路と、外部からの行アドレス信号９列
アドレス信号及び前記１） ７レツクス行アドレス信号
を選択してダイナミックメモリへ送出する第一のセレク
タと、リフレッシュ行アドレス信号とＣＰＵ等からの行
アドレス信号を選択する第２のセレクタと、読み書きし
たことを記憶し、かつ読み誉きした行アドレス信号とり
フレッシェ信号を比較して両アドレス信号が一致したと
き、一致信号を発生する記憶回路と、前記一致信号が出
力されたときはりフレッシェ動作を行うためのＣＰＵへ
の割込信号を発生せず、一致信号が出力されないときは
一定期間毎に前記割込信号を発生する制御回路とを含ん
で構成される０ 〔実施例〕 次に、本発明の実施例について図面を用いて説しッジ為
行アドレス信号を一定期間毎に発生させるためのリフレ
ッシュ行アドレス信号発生回路としてのりフレッシェカ
クンタ２と、外部からの行アドレス信号１列アドレス信
号及び前記リフレッシュ行アドレス信号を選択してダイ
ナミックメモリｌへ送出する第一のセレクタ３と、読み
書きしたことを記憶し、かつ読み書きした行アドレス信
号とリスレツクス信号を比較して両アドレス信号が一致
したとき、一致信号を発生する記憶回路としてのリセッ
ト付メモリ５、一致信号Ｃが出力されたときはリフレッ
シュ動作を行うだめのＣＰＵへの割込信号を発生せず、
一致信号Ｃが出力されないときは一定期間毎に割込信号
を発生する制御回路としてのタイミングコントローラ４
及びリフレッシュ行アドレス信号とＣＰＵから送られる
行アドレス信号を選択してリセット付メモリ５に与える
第２のセレクタ６とを含んで構成される。次に、この実
施例の動作について説明する。
、−リフレッシュ動作に必要なリフレッシュ行アドレス
信号を一定期間毎に発生させるためのリフレッシュ行ア
ドレス信号発生回路と、外部からの行アドレス信号９列
アドレス信号及び前記１） ７レツクス行アドレス信号
を選択してダイナミックメモリへ送出する第一のセレク
タと、リフレッシュ行アドレス信号とＣＰＵ等からの行
アドレス信号を選択する第２のセレクタと、読み書きし
たことを記憶し、かつ読み誉きした行アドレス信号とり
フレッシェ信号を比較して両アドレス信号が一致したと
き、一致信号を発生する記憶回路と、前記一致信号が出
力されたときはりフレッシェ動作を行うためのＣＰＵへ
の割込信号を発生せず、一致信号が出力されないときは
一定期間毎に前記割込信号を発生する制御回路とを含ん
で構成される０ 〔実施例〕 次に、本発明の実施例について図面を用いて説しッジ為
行アドレス信号を一定期間毎に発生させるためのリフレ
ッシュ行アドレス信号発生回路としてのりフレッシェカ
クンタ２と、外部からの行アドレス信号１列アドレス信
号及び前記リフレッシュ行アドレス信号を選択してダイ
ナミックメモリｌへ送出する第一のセレクタ３と、読み
書きしたことを記憶し、かつ読み書きした行アドレス信
号とリスレツクス信号を比較して両アドレス信号が一致
したとき、一致信号を発生する記憶回路としてのリセッ
ト付メモリ５、一致信号Ｃが出力されたときはリフレッ
シュ動作を行うだめのＣＰＵへの割込信号を発生せず、
一致信号Ｃが出力されないときは一定期間毎に割込信号
を発生する制御回路としてのタイミングコントローラ４
及びリフレッシュ行アドレス信号とＣＰＵから送られる
行アドレス信号を選択してリセット付メモリ５に与える
第２のセレクタ６とを含んで構成される。次に、この実
施例の動作について説明する。
まず、ＣＰＵ等からの祝出し又は書込み動作において、
行２列アドレス信号はセレクタ３で切換えられ、タイミ
ングコントローラ４で発生した几Ａｓ、ＣＡＳ信号によ
りダイナミックメモリ１に与えられる。この時、読出し
モードＲであればダイナミックメモリｌよりデータが出
力され書込みモードＷであれば人力データがダイナミッ
クメモリｌに書込まれる。また同時に、行アドレス信号
はセレクタ６を通りリセット付メモリ５に与えられ、Ｃ
ＰＵがメモリに対して胱出し又は書込み動作を行ってい
る時はタイミングコントローラ４から書込み信号Ｗ、チ
ップセレクト信号Ｃ８が発生され、リセット付メモリ５
にデータ１１１が書込まれる。
行２列アドレス信号はセレクタ３で切換えられ、タイミ
ングコントローラ４で発生した几Ａｓ、ＣＡＳ信号によ
りダイナミックメモリ１に与えられる。この時、読出し
モードＲであればダイナミックメモリｌよりデータが出
力され書込みモードＷであれば人力データがダイナミッ
クメモリｌに書込まれる。また同時に、行アドレス信号
はセレクタ６を通りリセット付メモリ５に与えられ、Ｃ
ＰＵがメモリに対して胱出し又は書込み動作を行ってい
る時はタイミングコントローラ４から書込み信号Ｗ、チ
ップセレクト信号Ｃ８が発生され、リセット付メモリ５
にデータ１１１が書込まれる。
この場合、リセット付メモリ５はあらかじめリセット信
号によりすべてのメモリセルのデータはクリア（”Ｏ”
）になっている。
号によりすべてのメモリセルのデータはクリア（”Ｏ”
）になっている。
次に、リフレッシュ動作について説明する。
リフレッシュアドレス信号はり７レツシエカウンタ２に
よって作られセレクタ３，６に与えられると同時にタイ
ミングコントローラ４に一定期間毎に割込みをかけその
トリガ信号によりタイミングコントローラ４によりセレ
クタ６を行アドレス信号から９７レツシユアドレス信号
へ切換ると共にリセット付メモリ５を続出しモードにす
る。もしリセット付メモリ５の出力データが′１″レベ
ルになっていれば、すでに行アドレス信号は選択された
ものと判断しセレクタ３はリフレッシュアドレス信号へ
切換えは行わず、さらにＣＰＵへの割込みは発生しない
が１０ルベルならばセレクタ３はリフレッシュアドレス
信号へ切換えダイナミックメモリｌのリフレッシュを行
うと共にＣＰＵへ割込みをかける。またリセット付メモ
リ５のリセットはダイナミックメモリ１のリフレッシュ
期間を保証するためであり、リフレッシュ期間の１／２
期間ごとにり゛セットすれば問題はない。
よって作られセレクタ３，６に与えられると同時にタイ
ミングコントローラ４に一定期間毎に割込みをかけその
トリガ信号によりタイミングコントローラ４によりセレ
クタ６を行アドレス信号から９７レツシユアドレス信号
へ切換ると共にリセット付メモリ５を続出しモードにす
る。もしリセット付メモリ５の出力データが′１″レベ
ルになっていれば、すでに行アドレス信号は選択された
ものと判断しセレクタ３はリフレッシュアドレス信号へ
切換えは行わず、さらにＣＰＵへの割込みは発生しない
が１０ルベルならばセレクタ３はリフレッシュアドレス
信号へ切換えダイナミックメモリｌのリフレッシュを行
うと共にＣＰＵへ割込みをかける。またリセット付メモ
リ５のリセットはダイナミックメモリ１のリフレッシュ
期間を保証するためであり、リフレッシュ期間の１／２
期間ごとにり゛セットすれば問題はない。
以上説明したように、本発明は、ＣＰＵからの読み書き
等のメモリへのアクセスがダイナミックメモリのリフレ
ッシュ期間の１／２期間内に１度でもめればその行アド
レスへのり７レツシエは省略するようにし、この結果Ｃ
ＰＵへの割込み回数を減らすことができるようにした為
メモリの使用効率を高めることができる効果がある。
等のメモリへのアクセスがダイナミックメモリのリフレ
ッシュ期間の１／２期間内に１度でもめればその行アド
レスへのり７レツシエは省略するようにし、この結果Ｃ
ＰＵへの割込み回数を減らすことができるようにした為
メモリの使用効率を高めることができる効果がある。
第１図は本発明の一実施例のブロック図等命４、第２図
は従来のブロック図である。 ｌ・・・・・・ダイナミックメモリ、２・・・・・・す
７レツシエカウンタ、３・・・・・・第１のセレクタ、
４・・・・・・タイミングコントローラ、５・・・・・
・リセット付メモリ、６・・・・・・第２のセレクタ、
Ｃ・・・・・・一致信号。
は従来のブロック図である。 ｌ・・・・・・ダイナミックメモリ、２・・・・・・す
７レツシエカウンタ、３・・・・・・第１のセレクタ、
４・・・・・・タイミングコントローラ、５・・・・・
・リセット付メモリ、６・・・・・・第２のセレクタ、
Ｃ・・・・・・一致信号。
Claims (1)
- リフレッシュ動作に必要なリフレッシュ行アドレス信号
を一定期間毎に発生させるためのリフレッシュ行アドレ
ス信号発生回路と、外部からの行アドレス信号、列アド
レス信号及び前記リフレッシュ行アドレス信号を選択し
てダイナミックメモリへ送出する第１のセレクタと、リ
フレッシュ行アドレス信号とＣＰＵ等からの行アドレス
信号を選択する第２のセレクタと、読み書きしたことを
記憶し、かつ読み書きした行アドレス信号とリフレッシ
ュ信号を比較して両アドレス信号が一致したとき、一致
信号を発生する記憶回路と、前記一致信号が出力された
ときはリフレッシュ動作を行うためのＣＰＵへの割込信
号を発生せず、一致信号が出力されないときは一定期間
毎に前記割込信号を発生する制御回路とを含むことを特
徴とするダイナミックメモリのリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170705A JPS6231091A (ja) | 1985-08-02 | 1985-08-02 | ダイナミツクメモリのリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170705A JPS6231091A (ja) | 1985-08-02 | 1985-08-02 | ダイナミツクメモリのリフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231091A true JPS6231091A (ja) | 1987-02-10 |
Family
ID=15909865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170705A Pending JPS6231091A (ja) | 1985-08-02 | 1985-08-02 | ダイナミツクメモリのリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433793A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Refresh controller |
-
1985
- 1985-08-02 JP JP60170705A patent/JPS6231091A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433793A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Refresh controller |
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