JPS6120295A - アドレス制御用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における記憶装置のアドレス系
を制御するための集積回路に関する。

（従来の技術〕 情報処理装置において使用される記憶装置ではダイナミ
ック型ＲＡＭが広く使用される。最近では素子当たりの
記憶容量が６４にビ、７トのダイナミック型ＲＡＭが主
として使用され、２５６にビットのダイナミック型ＲＡ
Ｍが市場に現れている。公知のようにダイナミック型Ｒ
ＡＭはその記憶情報を保持するために一定の周期により
記憶情報のりフレッシュが必要である。またこれらの素
子は入出力用のビンの数を削減するためにアドレスを２
分割して時分割的にアドレスを指定するように構成され
たものがある。

例えば６４にビットの素子の場合のＸアドレス８ビツト
とＹアドレス８ビットを同一人力線上に時分割的に入力
し、それぞれＲＡＳ　（Ｘアドレスストローブ）タイミ
ング、ＣＡＳ　（Ｙアドレスストローブ）タイミングに
より素子内レジスタにとり込む。このとり込まれたアド
レス１６ビツトは１つのメモリセルを選択する。この装
置でリフレッシュを行うにはアドレス端子にリフレッシ
ュアドレスを印加しＲＡＳタイミングを与えることによ
って実現される。

このような従来例記憶素子を使用して装置を構成する場
合に、装置の性能、物理的規模などにより、種々の回路
構成を考えることが可能であるが、その一つの例として
第１図に示すような回路構成がある。

第１図において、１０はＹアドレスレジスタ、１１はＸ
アドレスレジスタ、１２はりフレッシュアドレスカウン
タ、１３および１４はパリティチェック回路、１５はリ
フレッシュアドレス選択回路、１６はＸアドレスＹアド
レス切替回路である。アドレス情報はアドレスレジスタ
１０．１１に格納された後パリティチェック回路１３お
よび１４でチェックされる。リフレッシュ動作時以外に
は選択回路１５はＸアドレスを選択し、ＸアドレスＹア
ドレス切替回路１６に送られ、記憶素子の定められたタ
イミングにより切替が行われて図外の記憶素子に与えら
れる。

この回路についても集積化の必要があるがここで若干の
問題が生じる。集積化においてはゲート数、端子数、パ
ワーなどに制約があり一方この回路は記憶装置のアクセ
スタイム、サイクルタイムなどに影響を与えるので高速
化が必至である。高速化された大規模集積回路ではゲー
ト数、端子数は小規模であるが、この回路もインクリー
ブなどの場合を考えると多ゲート、多端子構成のものと
なる。

このため、バイト単位などの分割が考えられるがここで
一つの問題が発生する。

第２′図は装置レベルにおけるアドレス分割を示すもの
であるが、 （１）記憶装置へのアクセス単位がバイト単位のハ場合
、 （２）４バイト単位であり記憶装置では下位２ビツトを
無視する場合、 （３）４バイト車位でかつ２バンク構成をとる記憶装置
の場合、 である。

第２図から明らかなようにインタフェースのアドレス分
割とＸアドレス（リフレッシュアドレス）の分割は異な
るのが一般的である。

〔発明が解決しようとする問題点１ 以上説明したようにアドレス系回路を集積化しかつ種々
のアドレス分割を有する記憶装置に共通的に使用できる
アドレス回路を集積化することは困難である。

本発明の「１的は、記憶装置毎に集積化したアドレス系
回路を作らなければならないという問題を解消し一品（
１１１で多（の記憶装置に適用可能なアドレス系回路用
の集積回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、外部端子から与えられるアドレス情報を一時
保持するアドレスレジスタと、このアドレスレジスタの
続出し出力の誤りを検査する検査回路と、リフレッシュ
アドレス信号を発生するりフレッシュアドレスカウンタ
と、このリフレッシュアドレスカウンタの出力と上記ア
ドレスレジスタの読出し出力との一方を外部端子に与え
られるリフレッシュ動作選択信号にしたがって選択する
切替回路とを備えたアドレス制御回路において、上記リ
フレッシュアドレスカウンタには、外部端子の人力信号
と上記リフレッシュアトレスカウンタの下位ビットとの
いずれかを選択して、十記リフレッシュアドレスカウン
タの計数入力情報として与える選択回路が接続され、こ
の選択回路の切換を制御する制御回路を備え、この制御
回路は、外部端子から与えられる情報にしたがって上記
下位ビン・トの一つの選択する手段と、 この手段により選択された下位ビットの一つまでは下位
ビットを計数入力情報とし、その上記下位ビットの一つ
より後は外部端子の人が信号を３１数入力情報とする手
段とを備え、 上記回路の全てが一つの集積回路に構成されたことを特
徴とする。

（作　用〕 外部端子の入力信号とりフレッシュアトレスカウンタの
下位ビットとのいずれかを選択してこれをリフレッシュ
アドレスカウンタの計数人力情報とするとき、外部情報
にしたがって下位ビットの一つを選択することにより、
多種類のものに柔軟に対応できる。

〔実施例〕

本発明の一実施例について図面を参照して詳細に説明す
る。

第１図に本発明実施例ブロック構成図を示す。

３１はアドレスレジスタでパリティビットを含め９ビツ
トからなる。３２はパリティチェック回路、３３はリフ
レッシュアドレス選択回路、３４はカウントデータ選択
回路、３５はリフレッシュアドレスカウンタ、３６はビ
ット選択回路、３０は上記各回路を同一基板上に収容し
た集積回路を示す。３０１〜３１３はそれぞれ回路およ
び端子を接続するパスを示す。

アドレス悄１１３はパス３０１を介してアドレスレジス
タ３１に保持される。アドレスレジスタに保持されたア
ドレス情報はパリティチェック回路３２に送られパリテ
ィチェックされパリティエラーの有無をパス３０３に出
力する。アドレス情報はりフレッシュアドレス選択回路
３３に送られリフレッシュ動作でないときにはアドレス
レジスタ３１の内容を選択してパス３０４に出力する。

リフレッシュ時にはりフレッシュアドレスカウンタ３５
の出力が選択される。リフレッシュアドレスカウンタ３
５はその入力信号としてカウントデータ選択回路３４に
より外部端子の情報パス３０５の信号を利用するかりフ
レッシュアドレスカウンタの下位の情報を利用するかを
選択する。またリフレッシュアドレスカウンタのどのビ
ットから外部情報を入力するかはビット選択回路３６に
よって選択される。第２図においてアドレスＡＩ６〜Ａ
２３、ＰＯ２を集積回路３０の端子３０１に与えた場合
を考えると、第２図＋１１のようなアドレス分割の場合
には最下位のビットに対しカウント情報を定められた周
期（例えば３２μｓ毎）で印加すればよい。第２図（２
）で示すような場合にはりフレッシュアドレスは下位か
ら３ビツト目に対して定められた周期でカウント情報を
与える必要がある。この場合にはビット選択回路３６に
より３ビット目を選択する。ビット選択回路３６は８ビ
ツト分の制御を行うため３人力信号パス３１０〜３１２
を使っている。

ここで３４〜３６に関する回路の動作について第３図を
用いて詳細に説明する。第３図は簡単化のためにアドレ
スレジスタが４ビツト、すなわちリフレッシュアトレス
カウンタが４ビツトの場合を示しているが８ビツトにし
た場合でも同様に説明することが可能である。

第３図において４０は入カバソファ、４１〜４３はカウ
ントデータ選択回路、４４〜４７は１ビット単位に記述
したりフレッシュアドレスカウンタ、４８はビット選択
回路、４９は出カバソファ、４０１〜４１４は前記の各
回路を接続するためのパスを示す。

第２図（２）のようにアドレスが分割されている場合を
考える。その場合下位２ビツトはりフレッシュアドレス
は必要なく、３ビツト目から定められた周期のアドレス
（例えば３２μｓ）をとり出す必要がある。ビット選択
回路４８はデコーダと同じものでパス４１３とパス４１
４の接続された制御端子の論理情報のデコード結果がパ
ス４１０〜４１２に出力される。３ビツト目に外部情報
を入力しようとずればパス４１３、パス４１４を各論理
ｒｌＪ　　ｒＯＪとするとビット選択回路４８のパス４
１１に論理「１」他のパスは論理「０」を出力する。こ
のようにビソト選択回路４８を構成することは極めて容
易である。

カウントデータ選択回路４１〜４３は選択信号であるバ
ス４１０〜４１２が論理「１」の場合はバス４０２の外
部情報を選択し、また論理ｒＯＪの場合は−Ｆ位ビット
からのカウント情報を選択するように構成されている。

カウントデータ選択回路４２はバス４１１が論理「ｌ」
であるのでバス４０２を選択し、他のカウントデータ選
択回路は下位ビットからのカランＩ・情報を選択する。

したがって３ビツト目からりフレッシュアドレスが所定
の周期によって発生されるごとになる。

このように任意のビットからりフレッシュアトレスを発
生することができ、種々のアドレス分割に対応してリフ
レッシュアドレスを分配することが可能となる。第４図
は第１図の回路構成を有する集積回路を２個用いて第２
図（２）に示ずアドレス分割を有する記憶装置に用いた
例を示す。第４図の集積回路５１．５２は第１図の例に
用いた集積回路である。

リフレッシュタイミングは３２μｓまたは１６μｓ周期
を持ちリフレッシュアドレスを生成するための基本タイ
ミングである。バイト選択アドレスは記憶装置では使用
されてないので（４バイトを１つのアクセス単位として
考えている。）パリティチェック以外では不要である。

リフレッシュアドレスは３ピツＩ・目から発生されるよ
うにビット選択回路の入力制御信号を設定する。ここで
は−例として（０、ｌ、０）に設定している。リフレッ
シュアドレスカウンタの最上位ビットの出力は集積回路
５２に送られリフレッシュアドレスの上位２ビツトを生
成するように転送されている。集積回路５２の回路側で
はリフレッシュアドレスの上位２ビツトとＹアドレスを
生成している。Ｙアドレスに対してはリフレッシュアド
レスは不要であるが回路上このような構成になっていて
も記憶素子のりフレソシプ４方法を考えると特に問題は
ない。これは市販のダイナミック型ＭＯ３ＲＡＭの仕様
より明らかである。本実施例は本発明の一例であってこ
れに限られるものではない。

〔発明の効果〕

本発明は以上説明したように簡単な選択回路を付加する
ことで汎用性を持った。アドレス制御用集積回路を構成
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロックＭ。 第２図は各種のアドレス分割図。 第３図は第１図実施例の一部分を示すブロック図。 第４図は第１図の構成をもつ集積回路を２ケ使用した記
憶装置のアドレス系ブロック図。 第５図は従来のアドレス系回路を示すブロック図。 １０・・・Ｙアドレスレジスタ、１１・・・Ｘアドレス
レジスタ、１２．４４〜４７・・・リフレッシュアドレ
スカウンタ、１３．１４・・・パリティチェック回路、
１５・・・リフレッシュアドレス選択回路、１６・・・
ＸアドレスＹアドレス切替回路、３０．５１．５２・・
・アドレス制御用集積回路、３１・・・アドレスレジス
タ、３２・・・パリティチェック回路、３３・・・リフ
レッシュアドレス選択回路、３４．４１〜４３・・・カ
ウントデータ選択回路、３５・・・リフレッシュアドレ
スカウンタ、３６．４８・・・ビット選択回路、３０１
〜３１３・・・３６〜３６および入出力端子を接ａする
バス、４０・・・入カバソファ、４９・・・出カバソフ
ァ、４０１〜４１４・・・４０〜４９および入出力端子
を接続するバス。

Claims (1)

【特許請求の範囲】
1. （１）外部端子から与えられるアドレス情報を一時保持
   するアドレスレジスタと、 このアドレスレジスタの読出し出力の誤りを検査する検
   査回路と、 リフレッシュアドレス信号を発生するリフレッシュアド
   レスカウンタと、 このリフレッシュアドレスカウンタの出力と上記アドレ
   スレジスタの読出し出力との一方を外部端子に与えられ
   るリフレッシュ動作選択信号にしたがって選択する切替
   回路と を備えたアドレス制御回路において、 上記リフレッシュアドレスカウンタには、外部端子の入
   力信号と上記リフレッシュアドレスカウンタの下位ビッ
   トとのいずれかを選択して、上記リフレッシュアドレス
   カウンタの計数入力情報として与える選択回路が接続さ
   れ、 この選択回路の切換を制御する制御回路を備え、この制
   御回路は、外部端子から与えられる情報にしたがって上
   記下位ビットの一つの選択する手段と、 この手段により選択された下位ビットの一つまでは下位
   ビットを計数入力情報とし、その上記下位ビットの一つ
   より後は外部端子の入力信号を計数入力情報とする手段
   と を備え、 上記回路の全てが一つの集積回路に構成されたことを特
   徴とするアドレス制御用集積回路。