JPS61214040A - メモリのパリテイ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例 （ａ）　　一実施例の構成の説明（第２図）（ｂ）　　
一実施例の動作の説明（第３図、第４図）発明の効果 〔概要〕 主メモリに格納されたデータのパリティチェックのため
のパリティ回路であって、多ビツト幅のメモリをパリテ
ィ格納用メモリに用いるため、当該多ビツト単位で読出
し、主メモリの対応するパリティビットのみをパリティ
チェッカジェネレータへ出力し且つ対応するパリティビ
ットのみを書替えるパリティ読出し書込み回路を設け、
多ビツト幅の安価で小型なメモリをパリティ格納用メモ
リに用いたものである。

〔産業上の利用分野〕

本発明は、主メモリに格納されるデータのパリティチェ
ックのだめのパリティ回路に関し、特にパリティ格納用
メモリに安価な多ビツト幅のメモリを用いることを可能
としたパリティ回路に関する０ 一般にデータの信頼性を高めるためパリティチェックが
行なわれている。このパリティチェックは、データに１
ビツトのパリティビットを付加してメモリに格納し、メ
モリからデータ読出し時にデータとパリティビットとを
用いてパリティチェックを行なうものである。

このようなパリティチェックを行うためには。

データとそのパリティビットをメモリに書込む必要があ
るが、一般にメモリは１アドレスに割当てられたビット
数がデータ分のため、パリティビットを格納できず、パ
リティビットは別途パリティ格納メモリに格納される。

〔従来の技術〕

従来のパリティ回路は、第５図に示す如く、主メモリ１
に対しパリティ格納メモリ２が設けられ。

主メモリ１へのアドレスバス５はパリティ格納メモリ２
にも接続されており、マたパリティチェッカジェネレー
タ３は主メモリ１へのデータバス４に接続され、読出し
、書込みの際にパリティチェック及びパリティ生成を行
なうよう構成されている。

主メモリ１を読出すには、ＣＰＵがアドレスバス５にメ
モリアドレスを与え且つ読出し線１２にリード指令ＲＤ
を発し、主メモリ１からデータバス４へそのアドレスの
データを出力せしめるとともにパリティ格納メモリ２か
らメモリアドレスに対応するパリティビットをパリティ
チェッカジェネレータ３へ出力せしめる。パリティチェ
ッカジェネレータ３は、データバス４のデータとパリテ
ィ格納メモリ２からのパリティビットとからパリティチ
ェックを行い１例えば奇数パリティを正常とした場合、
パリティチェックの結果が偶数ならＣＰＵヘパリテイエ
ラーＥＲを発し、奇数ならパリティエラーＢＲを発しな
い。

一方、主メモリ１への書込みに際しては、ＣＰＵがアド
レスバス５の格納メモリアドレスを与え。

データバス４に書込みデータを与え、且つ書込み線ｌ、
にライト指令ＷＲを発することにより、主メモリ１０指
定アドレスにデータが書込まれるとともに、パリティチ
ェッカジェネレータ３で書込ミテータからパリティビッ
トが生成され、アドレスバス５に与えられたメモリアド
レス対応のパリティ格納メモリ２に格納される。

このように従来のパリティ回路では、主メモリ１のアド
レスとパリティ格納メモリ２のアドレスは１対１に対応
するようにしていた。

従って、ハリティ格納メモリ２は１ビツト幅のメモリを
用いる必要があつｆｃ。

〔発明が解決しようとする問題点〕

ところで、このような１ビツト幅のメモリは。

ＮＭＯ８型のＤＲＡＭ（ダイナミックランダムアクセス
メモリ）では、一般に広く出回っており、１ビツト×１
６にのものや１ビツト×６４にのものが市場に提供され
ている。例えば、主メモリ１が８ピツ）Ｘ６４にの５１
２にビットの場合には、比較的安価な８ビツトＸ８に＝
６４にビットのＤＲＡＭを８ケ実装し、且つパリティ格
納用メモリ２として１ピツ）Ｘ６４にのＤＲＡＭを実装
すればよい。しかしながらＮＭＯＳ型に比し、消費電力
が１／１ｏや１／２０のＣＭＯＳ型ＲＡＭを用いる場合
には、１ビツト×６４にのＣＭＯ８ＲＡＭは極めて高価
であわ。

装置構成上高価格化が避けられず、その使用はコスト面
で困難であるという問題があった。又、１ビツトＸ６４
゛にのＣＭＯ８ＲＡＭよシ若干安価な１ビツト×１６に
のＣＭＯ８ＲＡＭを４ケ実装すると、実装面積が４倍と
なり、小型化の面で都合が悪いという問題もあった。

同様にＮＭＯ８型Ｏ８Ｍにおいても、１ビツト×６４に
のものはあっても８ビツトＸ８にのＮＭＯＳＲＡ、　Ｍ
に比し高価であシ、装置の高価格化を招き。

又１ビツト×１６にのＮＭＯ８ＲＡＭを４ケ実装すると
同様に実装面積が犬となり、主メモリ１の容量の大容量
化に伴ない一層この傾向は著しくなるという問題があっ
た。

本発明は、比較的安価な多ビツト幅のメモリをパリティ
格納メモリに用いて、安価でしかも実装面積の小とする
ことが可能なメモリのパリティ回路を提供することを目
的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

図中、第５図で示したものと同一のものは同一の記号で
示してあり、６はパリティ格納メモリであり、ｌビット
×にワードのメモリでありワード単位にアドレスバス５
の部分アドレスでアクセスされるものであシ、７はパリ
ティ読出し書込み回路であｐ、パリティ格納メモリ６を
パリティ格納メモリ６のワード単位に内部バス８ａ　、
Ｂｂを介し読出し、書込みを行い、読出した１ワ一ド分
のパリティビットからアドレスバス５の他方の部分アド
レスで１ビツトのパリティビットを抽出シ。

パリティチェッカジェネレータ３にアンドゲートＡＮＤ
を介して出力し、またパリティチェッカジェネレータ３
の発生するパリティ生成ビットに置きかえ、ワード単位
でバス８ｂ、８ａよりパリティ格納メモリ６へ書込むも
のである。

〔作用〕

主メモリ１をｎビット×ｍワードとすると、データバス
４はｎ本となり、アドレスはｍアドレス必要なため、Ｐ
本（２ｐ＝ｍ）のアドレスバス５が必要となる。

又、ハリティ格納メモリ６は１ｍワード分のパリティビ
ットを格納するため、ｌビット×に＝ｍビットなる容量
が最低必要であＦ）、１＝２ｒ（但しｒは整数）の条件
となり、最低のｌ＝２なら。

ｋ　＝　ｍ／　２とな、！Ｄｍ／２のアドレスが必要と
なるから、アドレスバス５より（Ｐ−１）本の上位ん〜
Ａｐ−＊のアドレスが与えられ、パリティ格納メモリ６
では１ワードに対し主メモリ１の２ワ一ド分のパリティ
ビットが格納される。同様にｌ　＝　ｎなら。

ｋ　＝　ｍ／　ｎ　　となシ、アドレスバス５よシ上位
ん〜Ａｐ−ｙｌ−１のアドレスが与えられ、パリティ格
納メモリ６では１ワードに対し主メモリ１のｎワード分
のパリティビットが格納される。

即ち、主メモリ１の１アドレスに対し、パリティ格納メ
モリ６ではｌビットのパリティビット（即ち、主メモリ
のｌアドレス、ｌワード）が対応する。

一方、読出し書込み回路７は、主メモリ１ヘアクセスさ
れたアドレスに対応するパリティビットを含む１ワ一ド
分のパリティビットを読み出し。

読出した１ワ一ド分のパリティビットからアドレスバス
５よシ与えられる下位Ａｐ−７−１〜Ａ、−１のアドレ
スによって対応するパリティビットを抽出し。

読出線１２でリード指示ＲＤが与えられている時はこの
パリティビットをパリティチェッカジェネレータ３へ出
力し、書込み線１１でライト指示ＷＲが与えられている
時はパリティチェッカジェネレータ３からの発生パリテ
ィビットに置き代えて、ワード単位にバス８ｂを介しパ
リティ格納メモリ６へ書込むようにしている。

このようにして、パリティ格納メモリ６に多ビット（ｌ
ビット）幅のメモリを用いることができる０ 〔実施例〕 （ａ）　　一実施例の構成の説明 第２図は本発明の一実施例回路図である。

図中、第５図及び第１図で示したものと同一のものは同
一の記号で示してあり、７０はラッチ回路であり、パリ
ティ格納メモリ６から読出された１ワード（この例では
８ビツト）分のパリティピットを後述するタイミング発
生回路からのゲート信号Ｇ２でラッチするもの、７１は
マルチプレクサでアシ、ラッチ回路７０でラッチされた
１ワ一ド分のパリティビットからアドレスバス５の下位
アドレスＡ１３〜Ａ１Ｂで指示されたパリティピットを
選択出力するもの、７２は排他論理和回路（以下ＥＸＯ
Ｒと称す）でアシ、パリティチェッカジェネレータ３の
奇数ビット出力とマルチプレクサ７１の出力バリティビ
ットとの排他論理和（ＥｘｃｌｕｓｉｖｅｌｙＯＲ）を
とり、一致／不一致を検出するもの。

７３はデコーダであり１通常出力線Ｙｏ　”　Ｙｙには
“０°出力を発しておシアアドレスバス５の下位アドレ
スに、ｓ〜Ａ１６で指示された出力線Ｙ、−￥７にＥＸ
ＯＲ７２の出力を出力するもの、７４は書き代え回路で
あわ、８つのＥＸＯＲ回路で構成され、各々デコーダ７
３の違出力とラッチ回路７０のパリティピッ）ＰＤｎと
の排他的論理和をとり、書き代え出力Ｐ′Ｄｎ（但し、
ｎ＝０〜７）を出力するもの。

７５はゲート回路であり、パリティ格納メモリ６への書
込みのだめ、書き代え回路７４の出力Ｐ’Ｄ。

〜Ｐ’Ｄ、を後述するタイミング発生回路７６のゲート
信号Ｇ１でバス８ｂに送出するもの、７６はタイミング
発生回路であり、書込み線ム及び読出し線１２のライト
指示又はリード指示に従って、パリティ格納メモリ６へ
パリティ書込みｆｆＭ　１３及びパリティ読出し線１４
よシパリテイライト指示ＰＷＲ。

パリティリード指示ＰＲＤを出力し、又ゲート信号Ｇｌ
、Ｇ２をゲート回路７５．ラッチ回路７０に発生し、更
にリード時に後述するエラー検出用フリップフロップに
セットクロックを与えるものである。９はエラー検出用
フリップフロップであり、Ｊ−にフリップフロップで構
成されＪ入力にパリティチェッカジェネレータ３の偶数
検出出力が、に入力にパリティチェッカジェネレータ３
の奇数検出出力が与えられ、Ｑ出力をＣＰＵへ割込みエ
ラーとして与えるものである。

ここで、主メモリ１を８ビツト×６４にのメモリとし、
データバス４が８ビツト、アドレスバスがん〜Ａ１６の
１６ビツトとし、パリティ格納メモリ６を８ビツトＸ８
にのメモリとして説明するが。

このビット数に限られず、他のビット数であってもよい
。

又、パリティチェッカジェネレータ３は、データバス４
からの８ビツトのデータとアンドゲートＡＮＤを介して
マルチプレクサ７１からパリティビット１ピツトの９ビ
ツトを得て９ビツトの内“０”の数が奇数か偶数かの出
力をＯ出力又はｅ出力として発するように構成され、ラ
イト時にはアンドゲートＡＮＤが閉じ、パリティビット
１ビツトが“０“固定としてパリティの生成を行なうも
ので説明するが、パリティチェッカとパリティジェネレ
ータとが別々のものであってもよい。

（ｂ）　　一実施例構成の動作の説明 第３図は第２図実施例構成における動作説明図であり、
主メモリ１とパリティ格納メモリ６との関係を示してお
り、主メモリ１のワード「１」〜「８」に対応するパリ
ティ格納メモリ６のパリティピットのエリアは、メモリ
６の１ワードの各ビットエリアに対応して設定される。

以下主メモリ１のワード「９」以下も同様である。従っ
て、ワード「１」〜ｒ８Ｊの上位アドレス戊〜Ａ１２の
１３ビツトによって対応するメモリ６のワードが選択さ
れ。

下位アドレスＡ１３〜Ａ、５０３ビツトによってそのワ
ードの対応するパリティピットが選択される。

第４図（５）を用いて主メモリ１の読出し時の動作につ
いて説明する。

■　ＣＰＵよシアドレスバス５を介し主メモリ１のメモ
リアドレスが、読出し線１２を介しリード指令ＲＤが主
メモリ１へ与えられると、主メモリ１は対応するメモリ
アドレスのデータをデータバス４へ送出する。

■　一方、アドレスバス５の上位アドレスん〜Ａ１２は
パリティ格納メモリ６へ与えられており、且つタイミン
グ発生回路７６は読出し線孔のリード指令ＲＤに基いて
パリティ格納メモリ６ヘパリテイ読出し線１４よりパリ
ティリード指令ＰＲＤを。

ラッチ回路７０ヘゲート信号Ｇ２を与える。従って、パ
リティ格納メモリ６より主メモリ１のメモリアドレスに
対応するパリティビットを含む８ビツトの１ワードのパ
リティビット群ＰＤｏ−ＰＤ、がバス８ａに出力され、
ラッチ回路７０でラッチされる。

■　次に、マルチプレクサ７１にはアドレスバス５の下
位アドレスＡＩ８〜Ａ１ｓが与えられているので、ラッ
チ回路７０のＰＤｏ−ＰＤ、の内下位アドレスＡＩ３〜
Ａ４５で指示された。即ち読出されたメモリアドレスに
対応したパリティビットを抽出選択し。

アンドゲートＡＮＤへ与える。アントゲ−）ＡＮＤは書
込み線１１に書込み指令ＷＲが発せられていないから開
いており、従って、パリティチェッカジェネレータ３に
はデータバス４上の８ビツトの読出しデータとマルチプ
レクサ７１からの対応するパリティビットの９ビツトが
入力され、９ビツト内の０”の数を数えて、パリティチ
ェックする０ ■　このパリティチェックによって偶数が検出されると
、タイミング発生回路７６のセットクロックによってフ
リップフロップ９のＪ入力が偶数出力ｅでセットされ、
Ｑ出力は“１”から０”に変化し、パリティエラーをＣ
ＰＵへ割込み通知する。

一方、パリティチェックによって奇数が検出されると、
フリツブフＦツブ９のＪ入力は変化しないので、Ｑ出力
は”１”のままであり、正常としてＣＰＵへの通知はさ
れない。

このようにして主メモリ１の読出し時にパリティ格納メ
モリ６の対応するパリティビットが読出し書込み回路７
で抽出され、パリティチェックが行なわれる。

次に、第４図（Ｉ３）を用いて主メモリ１の書込み時の
動作について説明する。

■　ＣＰＵよりアドレスバス５を介し主メモリ１のメモ
リアドレスが、データバス４を介しライトデータが、書
込み線１１を介しライト指令ＷＲが。

主メモリ１へ与えられると、主メモリ１は対応するメモ
リアドレスに寿見られたデータを書込む。

■　一方、アドレスバス５の上位アドレスＡｏ〜ＡＨ２
はパリティ格納メモリ６へ与えられており、且つタイミ
ング発生回路７６は書込み線右のライト指令ＷＲに基い
てパリティ格納メモリ６ヘパリテイ読出し線１４よシパ
リテイリード指令ＰＲＤを。

ラッチ回路７０ヘゲート信号Ｇ２を与える。従って、パ
リティ格納メモリ６よシ主メモリ１のメモリアドレスに
対応するパリティビットを含む８ビツトの１ワードのパ
リティビット群ＰＤ、−Ｐ：ｏ、がバス８ａに出力され
、ラッチ回路７０でラッチされる。

■　次に、マルチプレクサ７１にはアドレスバス５の下
位アドレスＡ１３〜Ａ１が与えられているので、ラッチ
回路７０のＰＤｏ−ＰＤ７の内下位アドレスＡ１１ｌ〜
ＡＨ６で指示された。即ち書込み指示されたメモリアド
レスに対応したパリティビットを抽出選択し、アントゲ
−）ＡＮＤ及びＥＸＯＲ７２へ与える。アントゲ−）Ａ
ＮＤは書込み線１０に書込み指令ＷＲが発せられている
ので、閉じており、従つてパリティチェッカジェネレー
タ３は、入力バリティビットが“０”固定としてデータ
バス４の書込みデータ８ビツトからパリティビットを生
成する。例えば書込みデータの内″０”の数が奇数なら
奇数出力Ｏ“１”、偶数なら奇数出力Ｏ”０“を発する
。

■　ＥＸＯＲ１路７２では、マルチプレクサ７１からの
パリティビット出力と奇数出力０との排他論理和と８両
出力が相違していると“１“、一致していると“０”を
出力する。即ち、パリティ格納メモリ６の対応パリティ
ビットの現書込み内容□とパリティチェッカジェネレー
タ３の生成したパリティ内容との一致、不一致を検出す
る。

■　一致していれば書き代えの必要はなく、デコーダ７
３のη〜Ｙ７出力が“０”であるから、ラッチ回路７０
の内容が書き代え回路７４（のＥＸＯＲ回路）からその
ままＰ’Ｄ、〜Ｐ’Ｄ、として出力され、ゲート信号Ｇ
１のタイミングでゲート回路７５よシバス８ｂに送出さ
れ、タイミング発生回路７６のライト指令ＰＷＨによっ
てパリティ格納メモリ６の元のアドレス（即ち、アドレ
スバス５の上位ＡＯ””ＡＩ２ビット）で指示される位
置に格納される。

〇　一方、一致していなければ書き代えの必要があり、
デコーダ７３より下位アドレスＡ１２〜Ａ１６に対応す
る℃〜Ｙ７出力が１”となり、他は”０”であるから、
これによって、ラッチ回路７０の出力の内対応するパリ
ティビットのみが生成されたパリティピットに置き代え
られ、同様にゲート信号Ｇ１のタイミングでゲート回路
７５よりバス８ｂに送出され、タイミング発生回路７６
のライト指令ＰＷＨによってパリティ格納メモリ６０元
のアドレスで指示される位置に格納される。

このようにして主メモリ１の書込み時に、パリティチェ
ッカジェネレータ３でパリティビットが生成されるとと
もにパリティ格納メモリ６の対応するパリティビットが
読出し書込み回路７で抽出され、ＥＸＯＲ７２で一致・
不一致が検出され、一致なら読出した内容（ワード）が
パリティ格納メモリ６に再書込みされ、不一致なら生成
パリティピットに置き代えてパリティ格納メモリ６にワ
ード単位で書込みが行なわれ、パリティビットの生成、
書替えが実行される。

上述の実施例では、奇数パリティを正常とした例につい
て説明したが、偶数パリティを正常としてもよい。

以上本発明を一実施例により説明したが６本発明は本発
明の主旨に従い種々の変形が可能であり。

本発明からこれらを排除するものではない。

〔発明の効果〕

以上説明した様に２本発明によれば、汎用の多ビツト幅
のメモリをパリティ格納メモリとして用いることができ
るので、安価にパリティ格納メモリを構成することがで
き、しかも付加される書込み読出し回路を考慮しても、
全体としてパリティ回路を極めて安価に構成出来、０Ｍ
Ｏ８−ＲＡＭの場合にはその効果は特に著しい。又、パ
リティ格納メモリが１個で済むので、実装構成が増加す
ることもなく、係るパリティ回路を小規模化できるとい
う効果も奏し、特に小型のポータプル端末等の小型化又
はメモリの大容量化に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の一実施例回路図。 第３図は第２図構成の動作説明図。 第４図は第２図構成のタイムチャート図。 第５図は従来の回路図である。 図中、１・・・主メモリ、３・・・パリティチェッカジ
ェネレータ、４・・・データバス、５・・・アドレスバ
ス。 ６・・・パリティ格納メモリ、７・・・パリティ読出し
書込み回路。

Claims (1)

1. 【特許請求の範囲】 ｎビット×ｍワードで且つワード単位のアドレスでアク
   セスされる主メモリと、 該主メモリのワード毎に割当てられるパリティビットを
   格納するｌビット×ｋワードで且つ該アドレスの一方の
   部分アドレスでアクセスされるパリティ格納メモリと、 該主メモリのワード単位にパリティチェック及びパリテ
   ィ発生を行なうパリティチェッカジェネレータと、 該パリティ格納メモリから該一方の部分アドレスでワー
   ド単位にパリティビットを読出し、該他方の部分アドレ
   スで該読出したワード単位の対応するパリティビットを
   抽出し、該ワード単位で該パリティ格納メモリに書込む
   パリティ読出し書込み回路とを有し、 該パリティ読出し書込み回路は、該主メモリの読出し時
   に該抽出したパリティビットを該パリティチェッカジェ
   ネレータへ出力し、該主メモリへの書込み時には該抽出
   したパリティビットを該パリティチェッカジェネレータ
   のパリティ発生ビットに置き代えて該ワード単位で該パ
   リティ格納メモリに書込むことを特徴とするメモリのパ
   リティ回路。