JPH10105475A - パリティメモリ装置およびパリティメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 新たな回路を付加することなく、バス幅が増
大しても複数ビット単位でのパリティデータの読み書き
を可能にすることにある。 【解決手段】 バス幅１６ビット以上を持つバイトオペ
レーション可能なシステムのパリティメモリにおいて、
バイト単位のアクセス時にも他のアクセスされないメモ
リのパリティビットを同時に生成し、これを複数データ
ビットを持つパリティメモリ３４に読み書きすることに
より、回路量を増大させることなく、パリテイメモリ３
４を１つにまとめることができものである。これによ
り、複数のパリティビットを同時に読み出し／書き込み
することができる。また余分な付加回路を用いて回路量
を増大させずに、しかも遅延も発生せずにメモリシステ
ムの動作速度を維持することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリシステムに
おけるパリティメモリ装置およびパリティメモリ回路に
関する。

【０００２】

【従来の技術】現在、主にパーソナルコンピュータに採
用されているパリティメモリ装置は、例えば、図６に記
載したメモリ回路がある。この回路では、タイミング発
生回路１０７は、ＲＡＳ／ＣＡＳ信号１１７、書き込み
信号であるＷＯ信号１１８、Ｗｌ信号１１９も同様に有
効にし、メモリＲＡＭ１１０、ＲＡＭ１１１、ＰＭＯ１
１２、ＰＭｌ１１３は書き込み動作を開始する。ここ
で、上位バイトに「００」Ｈ、下位バイトに「０１Ｈ」
を書き込むとし、パリティは奇数パリティとすると、上
位バイトのデータ「００」が上位バイトのゲート１０５
ａを通じて上位バイトバス１０８上に送出する。この時
には、ＷＯ信号が有効であるため、ＲＡＭ１１０にデー
タを書き込む。この際には、プログラムカウンタ１１４
にも同様のデータが入力され、また信号１２０は、パリ
ティメモリ１１２のデータに拘わらず常に「０」である
ため、プログラムカウンタ１１４から出力されるカウン
タ出力１２１のデータは「１」となり、パリティビット
としてパリティメモリ１２０の内容が更新される。

【０００３】同様に下位バイトのデータ「０１」も下位
バイトのゲート１０５ｂを通った後、下位バイトバス１
０９に送出されて、ＲＡＭ１１１に書き込まれ、またプ
ログラムカウンタ１１５のパリティデータ出力１２３
が、パリティデータ入力１２２が「０」かつデータの
「１」の数が奇数であるため、「０」が出力され、これ
がパリティビットとしてパリティメモリ１１３に書き込
まれ、パリティの更新が行われる。

【０００４】次に、例えば、実開平３−１０７７５２号
公報に記載した考案ついて上記との差異を中心に説明す
る。この回路に上記従来回路と同様に上位バイトに「０
０Ｈ」下位バイトに「０１Ｈ」を書き込む場合、ＣＰＵ
１０１から送出されるデータは、それぞれゲート１０５
ａ，１０５ｂを通じ上位バイトのメモリＲＡＭ１１０、
下位バイトのメモリＲＡＭ１１１に書き込まれる。書込
動作のため、タイミング発生回路１０７から出力するＷ
Ｐ信号１３０も有効となり、この時の上位バイトのパリ
ティチェックＰＣＯ１１４へのパリティビット１２０の
値は、「０」となる。またその他のデータは、「００
Ｈ」であるので、パリティデータ１２１には「１」が出
力される。

【０００５】他方、下位バイトのパリティチェッカ１１
５へのパリティビット１２２は、ＷＰ信号が有効なた
め、「０」となり、その他のデータは「０１Ｈ」でデー
タの「１」の数が奇数であるので、パリティデータ１２
３には、「０」が出力される。次に、パリティデータ１
２１，１２３の各信号の後に続くパリティデータコント
ロール回路１３３によりパリティビット１３１は、
「０」となり、パリティメモリ１２９に書き込まれる。

【０００６】

【発明が解決しようとする課題】しかしながら、これま
でのパリティメモリ装置では、バイト単位の読み出し／
書き込みに対応して１個のパリティビットを持ち、それ
をビット単位で読み出し／書き込みするために、バイト
単位のパリティメモリが必要であり、バス幅の大きいシ
ステムでは、パリティメモリの個数が増大し、これがた
めに小型・軽量化が図れないという問題があった。

【０００７】またこの種の装置では、パリティチェッカ
をカスケード接続し、複数のパリティビットを合成する
ことにより、パリティメモリを１個で済ませるようにし
ていたが、回路量が増大し、パリティビットを合成する
ための回路が必要になる。またパリティビットの合成回
路は８×Ｎビット（以下、Ｎは１以上の自然数）幅のメ
モリシステムには（Ｎ−１）個必要であり、バス幅が大
きくなるほど回路量が増大し、遅延も大きくなるという
問題がある。

【０００８】さらにこのパリティメモリ装置は、各バイ
トに対応するパリティデータを合成して１つにまとめて
しまうため、パリティエラーが起こったときに、どのデ
ータが異常になったのか分からなくなるという問題もあ
る。

【０００９】本発明の目的は、新たな回路を付加するこ
となく、バス幅が増大しても複数ビット単位でのパリテ
ィデータの読み書きを可能にするパリティメモリ装置お
よびパリティメモリ回路を提供することにある。

【００１０】本発明の他の目的は、バス幅が増大しても
回路構成を平易にすることにより、遅延が大きくならな
いようにすることにある。

【００１１】本発明のさらに他の目的は、パリティエラ
ーが起こったときに、どのデータが異常になったのかを
容易に認識できるようにすることにある。

【００１２】

【課題を解決するための手段】本発明のパリティメモリ
回路は、パリティメモリに複数データビットを持つメモ
リを有し、これに全てのパリティビットを接続する回路
により構成される。

【００１３】本発明のパリティメモリ装置およびパリテ
ィメモリ回路は、バス幅１６ビット以上を持つバイトオ
ペレーション可能なシステムのパリティメモリにおい
て、バイト単位のアクセス時にも他のアクセスされない
メモリのパリティビットを同時に生成し、これを複数デ
ータビットを持つメモリに読み書きすることにより、回
路量を増大させることなく、パリティメモリを１つにま
とめることができものである。

【００１４】本発明は、バス幅の大きい装置でもパリテ
ィメモリの個数を増やさず、多ビット入出力を持つメモ
リ１個で済むようにすると共に、複数のパリティビット
を同時に読み出し／書き込みすることができる。

【００１５】また本発明においては、余分な付加回路を
用いて回路量を増大させることなくなるので、回路構成
を平易にすることができ、また遅延も発生しないため、
メモリシステムの動作速度を維持することができ、信頼
性の高い装置または回路を提供するものである。これに
より、新たな回路を付加することなく、バス幅が増大し
ても複数ビット単位でのパリティデータの読み書きを可
能にすることができる。

【００１６】また本発明は、バス幅が増大しても回路構
成を平易にすることにより、遅延が大きくならないよう
にすることができ、さらにパリティエラーが起こったと
きに、どのデータが異常になったのかを容易に認識でき
るようにすることができるものである。

【００１７】

【発明の実施の形態】次に、本発明のパリティメモリ装
置およびパリティメモリ回路の実施例について図面を参
照して詳細に説明する。

【００１８】図１は１６ビットのバス幅を持ったシステ
ムにおける、パリティメモリ回路に適用した回路図であ
り、奇数パリティの場合の例を示す。この図１におい
て、符号１は中央制御装置であるＣＰＵである。

【００１９】このＣＰＵ１には、データを送るデータバ
ス２により下位バイト用のゲート５ｂの入力側を接続
し、またアドレス情報を送るアドレスバス３によりアド
レスマルチプレクサ６の入力側を接続し、さらに制御信
号を送るコントロールバス４にタイミング発生回路７の
入力側を接続する。これにより、ＣＰＵ１と下位バイト
用のゲート５ｂ間にデータを送出し、ＣＰＵ１とアドレ
スマルチプレクサ３間にアドレス情報を送出し、さらに
ＣＰＵ１とタイミング発生回路７との間に制御信号を送
出する。

【００２０】下位バイト用のゲート５ｂの出力側は、下
位バイト用のＲＡＭ１１および下位バイト用のプログラ
ムカウンタ１５の一方の入力側を接続する。また上位バ
イト用のゲート５ａの出力側に上位バイト用のＲＡＭ１
０および上位バイト用のプログラムカウンタ１４の入力
側を接続する。

【００２１】本実施例では、ゲート５ａ，５ｂの出力に
よりＲＡＭ１０，１１のＣＰＵ１から送出されたデータ
を格納すると共に、ゲート出力により書き込み、読み出
し、記憶などの命令を実行する。またアドレスマルチプ
レクサ６の出力側には、ＲＡＭ１０，ＲＡＭ１１および
２ビットのデータ入出力を有するパリティビット用のメ
モリ３４のＡＤＤ端子に入力し、アドレスマルチプレク
サ６の出力である加算情報をこれらのメモリに格納す
る。

【００２２】また図１において、上位バイトのパリティ
データ２０をプログラムカウンタ回路１４に入力し、下
位バイトのパリティデータ２２をプログラムカウンタ回
路１５に入力する。これらプログラムカウンタ回路１
４，１５の一方の出力側から出力するのがパリティエラ
ー信号２５，２６である。

【００２３】図１において、パリティビット用メモリ３
４へプログラムカウンタ１４から送出するデータがパリ
ティ書き込みデータ３５で、パリティビット用メモリ３
４へプログラムカウンタ１５から送出するデータがパリ
ティ書き込みデータ３６である。またパリティビット用
メモリ３４からの上位バイトのパリティ読み出しデータ
３７、パリティビット用メモリ３４からの下位バイトの
パリティ読み出しデータ３８である。

【００２４】続いて、この回路におけるデータの読み出
し／書き込みとその時のパリティビットの変化につい
て、図２〜図４を用いて説明する。図２は、ワードデー
タ書き込み時のデータ及びパリティビットの流れを示し
た図であり、データ「００００Ｈ」を書き込む場合の例
を示したものである。ＣＰＵ１から送出されるワードデ
ータは、それぞれゲート５ａ，ｌ５ｂを通し上位バイ
ト、下位バイトのＲＡＭ１０，ＲＡＭ１１に書き込まれ
ることになる。

【００２５】この時のデータの流れを詳細に説明する
と、上位バイトの書き込みはＧＯ信号２７によってオー
プンしたゲート５ａを通り、上位バイトバス８上に有効
になったデータ「００Ｈ」がタイミング発生回路７から
出力するＷＯ信号１８と同様に有効になると、ＲＡＭ１
０に書き込まれる。下位バイトの書き込みは、Ｇｌ信号
２８によってオープンしたゲートＧｌ５ｂを通り、下位
バイトバス９上に有効になった「００Ｈ」がタイミング
発生回路７から出力するＷｌ信号１９と同様に有効にな
ると、ＲＡＭ１１に書き込まれる。

【００２６】本実施例では、書き込み動作のため、タイ
ミング発生回路７から出力するＷＰ信号３０も有効とな
り、プログラムカウンタ１４，１５に供給する上位また
は下位のパリティデータ２０，２２の値が「０」とな
る。このときには、プログラムカウンタ１４，１５に入
力するＡ〜Ｈまでのデータも「００Ｈ」であるので、パ
リティデータ３５，３６にはそれぞれ「１」が出力さ
れ、パリティビット用メモリ３４に書き込まれる。

【００２７】次に、上位バイトのみを「０１Ｈ」に書き
変える場合のデータの流れを、図３に示す。上位バイト
のデータ「０１Ｈ」は、ＧＯ信号２７によってオープン
にされたゲート５ａを通じ、上位バイトバス８上に有効
データを送出し、タイミング発生回路７から出力するＷ
Ｏ信号１８が有効となるタイミングで、ＲＡＭ１０内の
データが「００Ｈ」から「０１Ｈ」に書き変わる。

【００２８】この時の上位バイトのパリティは、プログ
ラムカウンタ１４へのパリティビット２０の書き込み動
作で、ＷＰ信号３０が有効になるため、そのときのデー
タが「０」、その他のデータが「０１Ｈ」であるので、
パリティデータ３５の値は「０」となる。また、下位バ
イトのＲＡＭ１１は書き込みが発生しないよう、書き込
み信号が有効になっていないため、読み出し動作を開始
し、下位バイトバス９上に「００Ｈ」のデータを出力す
る。

【００２９】この時には、プログラムカウンタ１５への
パリティビットＰｌは、書き込み動作でタイミング発生
回路７からのＷＰ信号３０が有効であるため、「０」と
なり、その他のデータは「００Ｈ」であるため、パリテ
ィビット用メモリ３４に入力するパリティデータ３６の
値は「１」になる。よって、パリティビット用メモリ３
４へは、パリティデータ３５が「０」、パリティデータ
３６が「１」の値が、タイミング発生回路７のＷＰ信号
が有効となるタイミングで同時に書き込まれる。

【００３０】次に、上記に引き続いて行われるワードデ
ータ読み出しの場合の、データの流れを図４に示す。読
み出しの時には、ＲＡＭ１０は「０１Ｈ」、ＲＡＭ１１
は「００Ｈ」を送出する。ＧＯ信号２７、Ｇｌ信号２８
が有効となっており、上位、下位それぞれのゲートを通
し、データがＣＰＵ１に読み込まれる。

【００３１】この時のパリティは、上位バイトにはパリ
ティビット用メモリ３４からのパリティデータ３７とＷ
Ｐ信号３０とのＡＮＤ回路を通じ、プログラムカウンタ
１４にパリティビット２０が入力される。パリティビッ
ト２０の値は、パリティデータ３７が「０」のため、
「０」となる。プログラムカウンタ１４のその他のデー
タは「０１Ｈ」であるのでパリティエラー信号２５は、
「１」となり、これは奇数パリティのＯＤＤ出力なの
で、正常である。また、下位バイトには、パリティビッ
ト用メモリ３４からのパリティデータ３８とタイミング
発生回路７のＷＰ信号３０とのＡＮＤ回路を通じ、プロ
グラムカウンタ１５にパリティビット２２が入力され
る。

【００３２】パリティビット２２の値は、パリティデー
タ３８とタイミング発生回路７のＷＰ信号３０が「１」
のため、「１」となる。プログラムカウンタ１５のその
他のデータは「００Ｈ」であるので、パリティエラー信
号２６は「１」となり、これは奇数パリティのＯＤＤ出
力なので、正常である。

【００３３】以上の実施例では、１６ビット幅のシステ
ムについて実施例を説明したが、図５に３２ビットの場
合の変形実施例の構成を示す。このシステムでは、パリ
ティビット用メモリ５０、プログラムカウンタ５１〜５
４、ＲＡＭ５５〜５８が新たに配置され、以上の実施例
に説明した動作を行うことができる。

【００３４】以上に説明した実施例および変形実施例の
パリティメモリ回路は、パリティメモリに複数データビ
ットを持つメモリを有し、これに全てのパリティビット
を接続する回路により構成される。このパリティメモリ
回路は、バス幅１６ビットまたは３２ビットを有するバ
イトオペレーション可能なシステムのパリティメモリに
おいて、バイト単位のアクセス時にも他のアクセスされ
ないメモリのパリティビットを同時に生成し、これを複
数データビットを持つメモリに読み書きすることによ
り、回路量を増大させることなく、パリティメモリを１
つにまとめることができる。

【００３５】これにより、バス幅の大きい装置でもパリ
ティメモリの個数を増やさずに、多ビット入出力を持つ
メモリ１個で済むようにすると共に、複数のパリティビ
ットを同時に読み出しまたは書き込みすることができ
る。

【００３６】また本実施例によれば、余分な付加回路を
用いて回路量を増大させることなく、しかも遅延も発生
しないメモリシステムの動作速度を維持することができ
る。

【００３７】

【発明の効果】以上に説明したように本発明は、バス幅
の大きい装置でもパリティメモリの個数を増やさず、多
ビット入出力を持つメモリ１個で済むようにすると共
に、複数のパリティビットを同時に読み出し／書き込み
することができる。

【００３８】また本発明によれば、余分な付加回路を用
いて回路量を増大させることがなくなるため、構成を平
易にすることができ、しかも遅延も発生しないため、メ
モリシステムの動作速度を維持することができ、信頼性
を向上させることができるなどる効果を奏することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例によるパリティメモリ回路のブ
ロック図である。

【図２】図１の回路の実際の動作における状態を示す図
である。

【図３】図１の回路の実際の動作における状態を示す図
である。

【図４】図１の回路の実際の動作における状態を示す図
である。

【図５】本発明の他の実施例を示すブロック図である。

【図６】従来のパリティメモリ回路のブロック図であ
る。

【図７】従来のパリティメモリ回路のブロック図であ
る。

【符号の説明】

１ ＣＰＵ ６ アドレスマルチプレクサ ７ タイミング発生回路 １０，１１ ＲＡＭ １４，１５ プログラムカウンタ（パリティチェッカ） ３４ パリティビット用メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】任意のバス幅をもつメモリシステムにおけ
   るパリティメモリ装置において、 バイト単位のアクセス時にも、他のアクセスされないメ
   モリのパリティデータを生成する生成手段と、 この生成手段において生成したパリティデータを複数ビ
   ット単位でパリティメモリヘ読み書きする読み書き手段
   と、 を備えたことを特徴とするパリティメモリ装置。
2. 【請求項２】前記パリティメモリに複数データビットを
   持つメモリを有し、このメモリに全てのパリティビット
   を接続する接続手段とを備えたことを特徴とする請求項
   １に記載のパリティメモリ装置。
3. 【請求項３】任意のバス幅をもつメモリシステムにおけ
   るパリティメモリ装置において、 パリティメモリにおいてバイト単位のアクセス時にも他
   のアクセスされないメモリのパリティビットを同時に生
   成し、これを複数データビットを持つメモリに読み書き
   して、回路量を増大させることなく前記パリティメモリ
   を１つにまとめることを特徴とするパリティメモリ装
   置。
4. 【請求項４】任意のバス幅をもつメモリシステムにおけ
   るパリティメモリ回路において、 バイト単位のアクセス時にも、他のアクセスされないメ
   モリのパリティデータを生成する生成回路と、 この生成回路の出力に基づいて複数ビット単位でパリテ
   ィメモリヘの読み書きを行う読み書き回路と、 を備えたことを特徴とするパリティメモリ回路。
5. 【請求項５】前記パリティメモリに複数データビットを
   持つメモリを有し、このメモリに全てのパリティビット
   を接続するための接続回路を備えたことを特徴とする請
   求項４に記載のパリティメモリ回路。
6. 【請求項６】任意のバス幅をもつメモリシステムにおけ
   るパリティメモリ回路において、 バイト単位のアクセス時にも他のアクセスされないメモ
   リのパリティビットを同時に生成し、この生成された前
   記パリテイビットを複数データビットを持つメモリに読
   み書きして、前記パリティメモリを１つにまとめること
   を特徴とするパリティメモリ回路。
7. 【請求項７】前記任意のバス幅とは、１６ビットまたは
   ３２ビットであることを特徴とする請求項６に記載のパ
   リティメモリ回路。