JPS6235146B2 - - Google Patents
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- JPS6235146B2 JPS6235146B2 JP56026817A JP2681781A JPS6235146B2 JP S6235146 B2 JPS6235146 B2 JP S6235146B2 JP 56026817 A JP56026817 A JP 56026817A JP 2681781 A JP2681781 A JP 2681781A JP S6235146 B2 JPS6235146 B2 JP S6235146B2
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- 238000001514 detection method Methods 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 4
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- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置に関し、特に、部分書込み機
能を有する記憶装置の部分書込サイクルタイムを
短縮させる構成に関する。
能を有する記憶装置の部分書込サイクルタイムを
短縮させる構成に関する。
近来、コンピユータシステムの性能は著しく向
上してきているが、その主な要因は、テクノロジ
ーの進歩、とりわけ論理素子の高速化と高集積化
による中央処理装置（以下CPUという）の高速
化によるものである。一方、主記憶装置（以下
MEMという）に関しては、ほとんどのMEMに使
用されているダイナミツクMOS RAMが、集積
度こそ２〜３年に４倍の割合で増加しているもの
の、その性能（サイクルタイム、アクセスタイ
ム）についてはこゝ数年来現状維持のまゝで推移
してきており、このため従来から言われている
CPUとMEMの性能ギヤツプは拡大する一方にな
つている。この性能ギヤツプとは、端的にいえば
CPUからの要求性能をMEM側で満たすことがで
きないということであり、今までこのギヤツプを
埋めるためにいろいろな技法が採用されてきた。
その代表例が、キヤツシユメモリであり、CPU
に置かれるキヤツシユメモリが、MEMのアクセ
スタイムの遅さ（要求に比して）をカバーしてい
るのは周知の事実である。キヤツシユメモリは
MEMの部分的なコピーであり、CPUが命令やオ
ペランド（一括して以下データという）をロード
即ち読出する場合には、必要なデータがキヤツシ
ユにあれば、データはキヤツシユからロードさ
れ、MEMに対するアクセスは起らない。CPUが
必要とするデータがキヤツシユに存在する確率、
即ちヒツト率は、キヤツシユの記憶容量を大きく
すれば改善されることが知られており、従つてロ
ード時のMEMへのアクセス回数、換言すれば
MEMのスループツトに対する要求は、キヤツシ
ユ容量を増大することによつて緩和することが可
能である。一方、CPUがストア、即ち書込を行
う場合には、ストア方式としてストア・スルー方
式を採用すると、MEMへのアクセス回数は、ロ
ードのときと事情が異なつてくる。
上してきているが、その主な要因は、テクノロジ
ーの進歩、とりわけ論理素子の高速化と高集積化
による中央処理装置（以下CPUという）の高速
化によるものである。一方、主記憶装置（以下
MEMという）に関しては、ほとんどのMEMに使
用されているダイナミツクMOS RAMが、集積
度こそ２〜３年に４倍の割合で増加しているもの
の、その性能（サイクルタイム、アクセスタイ
ム）についてはこゝ数年来現状維持のまゝで推移
してきており、このため従来から言われている
CPUとMEMの性能ギヤツプは拡大する一方にな
つている。この性能ギヤツプとは、端的にいえば
CPUからの要求性能をMEM側で満たすことがで
きないということであり、今までこのギヤツプを
埋めるためにいろいろな技法が採用されてきた。
その代表例が、キヤツシユメモリであり、CPU
に置かれるキヤツシユメモリが、MEMのアクセ
スタイムの遅さ（要求に比して）をカバーしてい
るのは周知の事実である。キヤツシユメモリは
MEMの部分的なコピーであり、CPUが命令やオ
ペランド（一括して以下データという）をロード
即ち読出する場合には、必要なデータがキヤツシ
ユにあれば、データはキヤツシユからロードさ
れ、MEMに対するアクセスは起らない。CPUが
必要とするデータがキヤツシユに存在する確率、
即ちヒツト率は、キヤツシユの記憶容量を大きく
すれば改善されることが知られており、従つてロ
ード時のMEMへのアクセス回数、換言すれば
MEMのスループツトに対する要求は、キヤツシ
ユ容量を増大することによつて緩和することが可
能である。一方、CPUがストア、即ち書込を行
う場合には、ストア方式としてストア・スルー方
式を採用すると、MEMへのアクセス回数は、ロ
ードのときと事情が異なつてくる。
ストア時に、ストアすべきアドレスがキヤツシ
ユ内に登録されているとき、キヤツシユにストア
すると共にMEMにもストアするのがストア・ス
ルー方式であり、キヤツシユにのみストアし、
MEMにはストアしないストア・スワツプ方式と
対比されるが、CPU複数台で構成されるマルチ
プロセサシステムではキヤツシユの一致処理の点
で前者の方が得策であるといわれており、超大型
システムではストア・スルー方式を採用すること
が多い。
ユ内に登録されているとき、キヤツシユにストア
すると共にMEMにもストアするのがストア・ス
ルー方式であり、キヤツシユにのみストアし、
MEMにはストアしないストア・スワツプ方式と
対比されるが、CPU複数台で構成されるマルチ
プロセサシステムではキヤツシユの一致処理の点
で前者の方が得策であるといわれており、超大型
システムではストア・スルー方式を採用すること
が多い。
ところで、上述の説明から明らかなように、ス
トア・スルー方式の場合には、ロード時にはキヤ
ツシユがヒツトした又はしないにかかわらず、
MEMへのアクセスが行なわれることになる。
CPUで発生するストアとロードの比率は、実行
される命令の組み合わせで異り一概には言えない
ものの、キヤツシユの規模が大きくなるに従い、
MEMへのアクセスはロードよりもストアの比率
の方が多い場合が増加している。更に、ストアに
は部分ストアと全ストアがあり、MEMに対する
アクセスとして部分ストア（MEMでより一般的
に使用される用語では、部分書込）の比率が多い
のが一般的である。従つてMEMのスループツ
ト、換言すれば単位時間当りにMEMが処理可能
なアクセスの回数を高めるためには部分書込サイ
クルタイムが小さいことが望まれる。
トア・スルー方式の場合には、ロード時にはキヤ
ツシユがヒツトした又はしないにかかわらず、
MEMへのアクセスが行なわれることになる。
CPUで発生するストアとロードの比率は、実行
される命令の組み合わせで異り一概には言えない
ものの、キヤツシユの規模が大きくなるに従い、
MEMへのアクセスはロードよりもストアの比率
の方が多い場合が増加している。更に、ストアに
は部分ストアと全ストアがあり、MEMに対する
アクセスとして部分ストア（MEMでより一般的
に使用される用語では、部分書込）の比率が多い
のが一般的である。従つてMEMのスループツ
ト、換言すれば単位時間当りにMEMが処理可能
なアクセスの回数を高めるためには部分書込サイ
クルタイムが小さいことが望まれる。
ところが、従来技術のMEMにあつては、部分
書込サイクルタイムは、読出サイクルタイムある
いは全書込サイクルタイムの２倍近い値になるの
が普通であり、複数のCPUがMEMを共有してい
て、MEMの使用効率の高い場合には特に、部分
書込サイクルタイムが主因となつてシステム性能
がMEMのスループツトネツクでおさえられるこ
とが多かつた。又、従来のMEMにあつては、ス
ループツトを向上させるために部分書込サイクル
タイムを高速にしようとすると、使用する記憶素
子全てを高速の素子にして、全体を高速にせざる
を得ず、極めて高価にならざるを得なかつた。更
に、従来技術のMEMにように部分書込サイクル
タイムが長く、全書込や読出サイクルタイムの２
倍近く必要とすると、MEMのビジー管理が複雑
になり余分の制御用ハードウエアを要するという
欠点があつた。
書込サイクルタイムは、読出サイクルタイムある
いは全書込サイクルタイムの２倍近い値になるの
が普通であり、複数のCPUがMEMを共有してい
て、MEMの使用効率の高い場合には特に、部分
書込サイクルタイムが主因となつてシステム性能
がMEMのスループツトネツクでおさえられるこ
とが多かつた。又、従来のMEMにあつては、ス
ループツトを向上させるために部分書込サイクル
タイムを高速にしようとすると、使用する記憶素
子全てを高速の素子にして、全体を高速にせざる
を得ず、極めて高価にならざるを得なかつた。更
に、従来技術のMEMにように部分書込サイクル
タイムが長く、全書込や読出サイクルタイムの２
倍近く必要とすると、MEMのビジー管理が複雑
になり余分の制御用ハードウエアを要するという
欠点があつた。
上述について、第１図と第２図を参照して具体
的に説明する。第１図は従来のこの種の記憶装置
の一例を示すブロツク図であり、第２図は、その
動作を説明するためのタイムチヤートである。す
なわち、記憶アレイ１００は、データビツト用の
記憶アレイ２００と、チエツクビツト用の記憶ア
レイ３００とから構成され、記憶アレイ２００を
構成する記憶素子と記憶アレイ３００を構成する
素子とは同種の記憶素子が使用されている。
的に説明する。第１図は従来のこの種の記憶装置
の一例を示すブロツク図であり、第２図は、その
動作を説明するためのタイムチヤートである。す
なわち、記憶アレイ１００は、データビツト用の
記憶アレイ２００と、チエツクビツト用の記憶ア
レイ３００とから構成され、記憶アレイ２００を
構成する記憶素子と記憶アレイ３００を構成する
素子とは同種の記憶素子が使用されている。
全書込動作においては書込情報WDは、選択回
路３０を介して、データビツトのみがデータビツ
ト用記憶アレイ２００に送られると共に、ハミン
グ生成回路４０によつてハミングチエツクビツト
が生成されて、該生成されたハミングチエツクビ
ツトはチエツクビツト用記憶アレイ３００に送ら
れる。そして、データビツト用記憶アレイ２００
およびチエツクビツト用記憶アレイ３００はアド
レス制御回路１０から与えられた番地の記憶素子
に、制御回路２０から送られたクロツクCEと書
込／読出制御信号Ｗ／Ｒによつて、それぞれデー
タビツトおよびチエツクビツトを記憶する。上記
クロツクCEおよび書込／読出制御信号Ｗ／Ｒ
は、制御回路２０から前記データビツト用記憶ア
レイ２００およびチエツクビツト用記憶アレイ３
００に対して共通に与えられている。従つて、第
２図ａに示すように全書込サイクルにおいては、
上記両記憶アレイ１００および２００は、書込／
読出制御信号Ｗ／Ｒによつてそれぞれ入力情報
Dinを記憶することにより全書込動作が実行され
る。ここに、全書込動作とは、通常の書込動作を
いい、後述の部分書込み動作とは区別される。す
なわち、全書込動作では、前記記憶アレイ２００
および３００は以前に記憶していた情報には一切
関係なく書込み（ライト）動作のみを行う。しか
し、後述の部分書込み動作の場合は、記憶アレイ
はリード・モデフアイライトを行う。リード・モ
デフアイライトとは記憶情報が一たん読出され、
読み出された情報によつてなんらかの修飾を加え
られた情報を改めてその番地に書込む動作であ
る。
路３０を介して、データビツトのみがデータビツ
ト用記憶アレイ２００に送られると共に、ハミン
グ生成回路４０によつてハミングチエツクビツト
が生成されて、該生成されたハミングチエツクビ
ツトはチエツクビツト用記憶アレイ３００に送ら
れる。そして、データビツト用記憶アレイ２００
およびチエツクビツト用記憶アレイ３００はアド
レス制御回路１０から与えられた番地の記憶素子
に、制御回路２０から送られたクロツクCEと書
込／読出制御信号Ｗ／Ｒによつて、それぞれデー
タビツトおよびチエツクビツトを記憶する。上記
クロツクCEおよび書込／読出制御信号Ｗ／Ｒ
は、制御回路２０から前記データビツト用記憶ア
レイ２００およびチエツクビツト用記憶アレイ３
００に対して共通に与えられている。従つて、第
２図ａに示すように全書込サイクルにおいては、
上記両記憶アレイ１００および２００は、書込／
読出制御信号Ｗ／Ｒによつてそれぞれ入力情報
Dinを記憶することにより全書込動作が実行され
る。ここに、全書込動作とは、通常の書込動作を
いい、後述の部分書込み動作とは区別される。す
なわち、全書込動作では、前記記憶アレイ２００
および３００は以前に記憶していた情報には一切
関係なく書込み（ライト）動作のみを行う。しか
し、後述の部分書込み動作の場合は、記憶アレイ
はリード・モデフアイライトを行う。リード・モ
デフアイライトとは記憶情報が一たん読出され、
読み出された情報によつてなんらかの修飾を加え
られた情報を改めてその番地に書込む動作であ
る。
次に、読出し動作においては、第２図ｂに示す
ようにアドレス情報ADが前述のデータビツト用
記憶アレイ２００およびチエツクビツト用記憶ア
レイ３００に与えられ、該当番地から記憶内容が
出力情報Doutとして出される。この場合入力情
報Dinは無関係である。読出しサイクルにおける
クロツクCE、アドレス情報AD、出力情報Dout
等のタイムチヤートは第２図ｂにおいて示されて
いる。そして、出力情報Doutは、第１図に示し
たエラー検出回路５０によつてエラーが検出さ
れ、訂正可能なエラーはエラー訂正回路６０によ
つてエラー訂正がなされた後読出情報RDが送出
されリクエスト要求源の装置に送られる。
ようにアドレス情報ADが前述のデータビツト用
記憶アレイ２００およびチエツクビツト用記憶ア
レイ３００に与えられ、該当番地から記憶内容が
出力情報Doutとして出される。この場合入力情
報Dinは無関係である。読出しサイクルにおける
クロツクCE、アドレス情報AD、出力情報Dout
等のタイムチヤートは第２図ｂにおいて示されて
いる。そして、出力情報Doutは、第１図に示し
たエラー検出回路５０によつてエラーが検出さ
れ、訂正可能なエラーはエラー訂正回路６０によ
つてエラー訂正がなされた後読出情報RDが送出
されリクエスト要求源の装置に送られる。
部分書込み動作の場合は、記憶アレイ１００は
リード・モデフアイライト動作を行う。すなわ
ち、上述の読出動作の場合と同様にしてエラー修
正された読出情報RDを一たん読出して、これを
選択回路３０に送り、選択回路３０で新たなデー
タに書き直す部分のみを外部からの書込情報WD
と交換して新たな書込情報を生成したのち、前述
の書込動作の場合と同様にデータビツトが記憶ア
レイ２００に、ハミングチエツクビツトが記憶ア
レイ３００に書込まれる。部分書込サイクルにお
けるクロツクCE、アドレス情報AD、出力情報
Dout、入力情報Din、書込／読出制御信号Ｗ／Ｒ
のタイムチヤートが第２図ｃに示されている。同
図から理解されるように、また上述の動作説明か
らも明かなように、従来の装置では部分書込サイ
クルのサイクルタイムは、ほぼ読出サイクルタイ
ムと全書込サイクルタイムを合計した時間が必要
である。別の言い方をすれば、通常、読出サイク
ルタイムと全書込サイクルは等しく作られるのが
一般的なので、これを今Tcとすると、部分書込
サイクルタイムは2Tcに近い値になつてしまう。
リード・モデフアイライト動作を行う。すなわ
ち、上述の読出動作の場合と同様にしてエラー修
正された読出情報RDを一たん読出して、これを
選択回路３０に送り、選択回路３０で新たなデー
タに書き直す部分のみを外部からの書込情報WD
と交換して新たな書込情報を生成したのち、前述
の書込動作の場合と同様にデータビツトが記憶ア
レイ２００に、ハミングチエツクビツトが記憶ア
レイ３００に書込まれる。部分書込サイクルにお
けるクロツクCE、アドレス情報AD、出力情報
Dout、入力情報Din、書込／読出制御信号Ｗ／Ｒ
のタイムチヤートが第２図ｃに示されている。同
図から理解されるように、また上述の動作説明か
らも明かなように、従来の装置では部分書込サイ
クルのサイクルタイムは、ほぼ読出サイクルタイ
ムと全書込サイクルタイムを合計した時間が必要
である。別の言い方をすれば、通常、読出サイク
ルタイムと全書込サイクルは等しく作られるのが
一般的なので、これを今Tcとすると、部分書込
サイクルタイムは2Tcに近い値になつてしまう。
CPUからMEMへのアクセス回数は、実行され
るプログラムやキヤツシユのつくり方などいろい
ろな要素がからみ簡単には予測できないが、場合
によつて読出の回数よりも部分書込、全書込の回
数が総合して２倍ていどになることがあり、更に
部分書込の方が全書込より比率が高いことが多い
ので、MEMのスループツト改善のためには、部
分書込サイクルを高速化することが望ましい。し
かしながら従来のMEMでは前述したように部分
書込サイクルが遅く、部分書込サイクルを高速に
するためには、より高速で高価な記憶素子を用い
て全体のサイクルを高速化する以外に方法がなか
つた。
るプログラムやキヤツシユのつくり方などいろい
ろな要素がからみ簡単には予測できないが、場合
によつて読出の回数よりも部分書込、全書込の回
数が総合して２倍ていどになることがあり、更に
部分書込の方が全書込より比率が高いことが多い
ので、MEMのスループツト改善のためには、部
分書込サイクルを高速化することが望ましい。し
かしながら従来のMEMでは前述したように部分
書込サイクルが遅く、部分書込サイクルを高速に
するためには、より高速で高価な記憶素子を用い
て全体のサイクルを高速化する以外に方法がなか
つた。
本発明の目的は、上述の従来の欠点を解決し、
部分書込サイクルタイムが高速であり、かつ、比
較的安価な記憶装置を提供することにある。
部分書込サイクルタイムが高速であり、かつ、比
較的安価な記憶装置を提供することにある。
本発明の記憶装置は、データビツトおよびチエ
ツクビツトを記憶する記憶アレイと、書込情報か
らチエツクビツトを生成するチエツクビツト生成
手段と、出力情報のエラー検出および訂正をして
訂正された読出情報を送出する手段と、部分書込
動作時には読出情報と書込情報とからチエツクビ
ツトを生成して前記記憶アレイに記憶したチエツ
クビツトを書き替える手段とを備えた記憶装置に
おいて、 前記記憶アレイはデータビツトを格納する第１
の記憶アレイとチエツクビツトを格納する第２の
記憶アレイとを有し、該第２の記憶アレイは前記
第１の記憶アレイより高速の記憶素子で構成さ
れ、この第２の記憶アレイには読出情報を書込情
報で入れ替える選択回路が設けられ、部分書込動
作時に、前記第１の記憶アレイは書込部分はすで
に記憶されているデータを読出した直後に書込む
リード・ライト動作を行い、非書込部分は読出し
動作を行い、前記第２の記憶アレイは上記選択回
路により入替えられた読出情報と書込情報とから
生成されたチエツクビツトをリード・モデフアイ
ライト動作を行う制御手段を備えたことを特徴と
する。
ツクビツトを記憶する記憶アレイと、書込情報か
らチエツクビツトを生成するチエツクビツト生成
手段と、出力情報のエラー検出および訂正をして
訂正された読出情報を送出する手段と、部分書込
動作時には読出情報と書込情報とからチエツクビ
ツトを生成して前記記憶アレイに記憶したチエツ
クビツトを書き替える手段とを備えた記憶装置に
おいて、 前記記憶アレイはデータビツトを格納する第１
の記憶アレイとチエツクビツトを格納する第２の
記憶アレイとを有し、該第２の記憶アレイは前記
第１の記憶アレイより高速の記憶素子で構成さ
れ、この第２の記憶アレイには読出情報を書込情
報で入れ替える選択回路が設けられ、部分書込動
作時に、前記第１の記憶アレイは書込部分はすで
に記憶されているデータを読出した直後に書込む
リード・ライト動作を行い、非書込部分は読出し
動作を行い、前記第２の記憶アレイは上記選択回
路により入替えられた読出情報と書込情報とから
生成されたチエツクビツトをリード・モデフアイ
ライト動作を行う制御手段を備えたことを特徴と
する。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第３図は本発明の一実施例を示すブロツク図で
あり、第４図は本実施例の動作を説明するための
タイムチヤートである。
あり、第４図は本実施例の動作を説明するための
タイムチヤートである。
第３図において、記憶アレイ１０１は、低速の
記憶素子で構成されるデータビツト用の第１の記
憶アレイ２０１と、高速の記憶素子で構成される
ハミングチエツクビツト用の第２の記憶アレイ３
０１とから構成されている。例えば、第１の記憶
アレイ２０１は記憶素子として64Kダイナミツク
MOS−RAM（標準的な性能は、アクセスタイム
150〜200nS、サイクルタイム300nS程度である）
を用い、第２の記憶アレイ３０１は16Kスタテイ
ツクMOS−RAM（標準的な性能はサイクルタイ
ム、アクセスタイム共に50〜70nS程度）を用い
ることができる。
記憶素子で構成されるデータビツト用の第１の記
憶アレイ２０１と、高速の記憶素子で構成される
ハミングチエツクビツト用の第２の記憶アレイ３
０１とから構成されている。例えば、第１の記憶
アレイ２０１は記憶素子として64Kダイナミツク
MOS−RAM（標準的な性能は、アクセスタイム
150〜200nS、サイクルタイム300nS程度である）
を用い、第２の記憶アレイ３０１は16Kスタテイ
ツクMOS−RAM（標準的な性能はサイクルタイ
ム、アクセスタイム共に50〜70nS程度）を用い
ることができる。
全書込サイクルにおいては、第３図および第４
図ａに示すように、第１の記憶アレイ２０１は、
アドレス制御回路２１から指定された番地に、制
御回路２１から送られた書込／読出し制御信号
Ｗ／Ｒによつて入力情報Dinを書き込む。入力情
報Dinは外部からの書込情報WDのデータビツト
がそのまま与えられている（前述の従来例のよう
に選択回路を経由しない）。一方、第２の記憶ア
レイ３０１に対しては、外部からの書込情報WD
が選択回路３１で選択・保持され、ハミング生成
回路４１によつて生成されたハミングビツトが入
力情報D′inとして与えられる。そして、第２の記
憶アレイ３０１は、第４図ａに示すように制御回
路２１から送出されるクロツクCE1より時間ＴW
だけ遅れたクロツクCE2によつてライト動作を開
始し、書込／読出制御信号Ｗ／Ｒによつて入力情
報D′inを書込む。つまり、第１の記憶アレイ２０
１の書込動作開始から遅延時間ＴWだけ遅れて第
２の記憶アレイ３０１の書込動作が開始される。
しかし、第２の記憶アレイ３０１は高速動作であ
るから迅速に書込を完了する。
図ａに示すように、第１の記憶アレイ２０１は、
アドレス制御回路２１から指定された番地に、制
御回路２１から送られた書込／読出し制御信号
Ｗ／Ｒによつて入力情報Dinを書き込む。入力情
報Dinは外部からの書込情報WDのデータビツト
がそのまま与えられている（前述の従来例のよう
に選択回路を経由しない）。一方、第２の記憶ア
レイ３０１に対しては、外部からの書込情報WD
が選択回路３１で選択・保持され、ハミング生成
回路４１によつて生成されたハミングビツトが入
力情報D′inとして与えられる。そして、第２の記
憶アレイ３０１は、第４図ａに示すように制御回
路２１から送出されるクロツクCE1より時間ＴW
だけ遅れたクロツクCE2によつてライト動作を開
始し、書込／読出制御信号Ｗ／Ｒによつて入力情
報D′inを書込む。つまり、第１の記憶アレイ２０
１の書込動作開始から遅延時間ＴWだけ遅れて第
２の記憶アレイ３０１の書込動作が開始される。
しかし、第２の記憶アレイ３０１は高速動作であ
るから迅速に書込を完了する。
次に、読出サイクルにおいては、同様に第１の
記憶アレイ２０１の動作開始より遅延時間ＴRだ
け遅れて第２の記憶アレイ３０１の動作が開始さ
れる。この遅延時間ＴRは第２の記憶アレイ３０
１の高速、出力情報D′outが第１の記憶アレイ２
０１の出力情報Doutより遅れない範囲で設定で
きる。そして、第１の記憶アレイ２０１の出力情
報Doutと第２の記憶アレイ３０１の出力情報
D′outは共にエラー検出回路５１に入力されてエ
ラー検出され、エラー訂正回路６１によつてエラ
ー修正された読出情報RDが得られることは従来
と同様である。
記憶アレイ２０１の動作開始より遅延時間ＴRだ
け遅れて第２の記憶アレイ３０１の動作が開始さ
れる。この遅延時間ＴRは第２の記憶アレイ３０
１の高速、出力情報D′outが第１の記憶アレイ２
０１の出力情報Doutより遅れない範囲で設定で
きる。そして、第１の記憶アレイ２０１の出力情
報Doutと第２の記憶アレイ３０１の出力情報
D′outは共にエラー検出回路５１に入力されてエ
ラー検出され、エラー訂正回路６１によつてエラ
ー修正された読出情報RDが得られることは従来
と同様である。
次に、部分書込動作においては、第１の記憶ア
レイ２０１のうちデータを書き直す部分はリー
ド・ライト動作を行ない、書き直さない部分はリ
ード動作をするように制御回路２１によつて制御
される。一方、第２の記憶アレイ３０１はリー
ド・モデフアイライト動作をするように制御回路
２２によつて制御される。なおここで、リード・
ライト動作とは、すでに記憶されているデータを
読出した直後に書込む動作をいい、アクセスタイ
ムからみると読出しと書込みがほとんど同時に行
えるものであり、通常のダイナミツク型RAMで
行う機能である。すなわち、第１の記憶アレイ２
０１の記憶素子はリード・ライト動作時には、書
込みと同時に、そのアドレスに以前に記憶してい
た内容を出力することができる。換言すれば、第
１の記憶アレイ２０１の記憶素子は、書込時にお
いても、そのアドレスに以前に記憶されていた内
容が読出時と同じアクセスタイムで読み出される
ことができる。このような機能は、例えばリー
ド・ライトサイクルが規定されているダイナミツ
ク型MOS・RAMによつて実現することができ
る。しかし、素子のライトイネーブル信号（書込
指定信号）が書込状態になると、出力が前に記憶
されていた内容から書込データに変わつてしまう
ような素子であつても、読出データが十分確定し
てからライトイネーブル信号を入れるようにすれ
ば、若干の時間を付加するだけでリード・ライト
動作を行わせることができるから、そのような素
子を使用してもよい。本実施例では一応前者のよ
うに書込みと同時に読出せる素子を使用するもの
とする。従つて、第１の記憶アレイ２０１にはデ
ータを書き直す部分のみ書込情報WDが新たに書
き込まれるとともに、読出サイクルと同様にデー
タビツトが読出された出力情報Doutが、第２の
記憶アレイ３０１から読み出されたハミングチエ
ツクビツトと共にエラー検出回路５１に送られて
エラー検出がされる。さらに、エラー訂正回路６
１によつてエラー修正された読出情報RDが得ら
れる。該読出情報RDのうち、先に第１の記憶ア
レイ２０１に書込まれたデータビツトに相当する
部分のみが選択回路３１で書込情報WDと入れ替
えられてハミングビツト生成回路４１に与えら
れ、ハミング生成回路４１は新たなハミングビツ
トを生成して第２の記憶アレイ３０１に送り、第
２の記憶アレイ３０１はこれを書き込む。上述の
第２の記憶アレイ３０１の動作は、第４図ｃに示
すようにクロツクCE1より遅延時間ＴP1だけ遅れ
たクロツクCE2によつて開始される。しかし、チ
エツクビツトの読出しすなわち出力情報D′outの
送出は記憶アレイ２０１からの出力情報Doutと
同時にされる。そして、前述のように読出情報
RDによつて生成し直されたチエツクビツトが入
力情報D′inとして入力され、書込／読出信号Ｗ／
R′によつてこれを書込む。動作終了時刻は、第
１の記憶アレイ２０１の次のサイクルの動作開始
時点よりＴP2だけ遅れている。本実施例では上記
遅延時間ＴP2は前述の遅延時間ＴW，ＴR，ＴP1よ
りも小で、かつ、第２の記憶アレイ３０１のライ
ト、リードおよびリード・モデフアイライトのサ
イクルタイムがそれぞれ第１の記憶アレイ２０１
のライト、リードおよびリード・ライトのサイク
ルタイムより小さく設定してあるから、本実施例
のサイクルタイム、アクセスタイムは、第１の記
憶アレイ２０１の動作速度によつてのみ決められ
る。例えば第１の記憶アレイ２０１のリードサイ
クル、ライトサイクルおよびリード・ライトサイ
クルの各サイクルタイムが同一であれば、本実施
例の読出、全書込および部分書込動作のサイクル
タイムをすべて同一にすることができる。この結
果、部分書込サイクルタイムを従来に比してほぼ
半減することができるという絶大な効果を奏す
る。
レイ２０１のうちデータを書き直す部分はリー
ド・ライト動作を行ない、書き直さない部分はリ
ード動作をするように制御回路２１によつて制御
される。一方、第２の記憶アレイ３０１はリー
ド・モデフアイライト動作をするように制御回路
２２によつて制御される。なおここで、リード・
ライト動作とは、すでに記憶されているデータを
読出した直後に書込む動作をいい、アクセスタイ
ムからみると読出しと書込みがほとんど同時に行
えるものであり、通常のダイナミツク型RAMで
行う機能である。すなわち、第１の記憶アレイ２
０１の記憶素子はリード・ライト動作時には、書
込みと同時に、そのアドレスに以前に記憶してい
た内容を出力することができる。換言すれば、第
１の記憶アレイ２０１の記憶素子は、書込時にお
いても、そのアドレスに以前に記憶されていた内
容が読出時と同じアクセスタイムで読み出される
ことができる。このような機能は、例えばリー
ド・ライトサイクルが規定されているダイナミツ
ク型MOS・RAMによつて実現することができ
る。しかし、素子のライトイネーブル信号（書込
指定信号）が書込状態になると、出力が前に記憶
されていた内容から書込データに変わつてしまう
ような素子であつても、読出データが十分確定し
てからライトイネーブル信号を入れるようにすれ
ば、若干の時間を付加するだけでリード・ライト
動作を行わせることができるから、そのような素
子を使用してもよい。本実施例では一応前者のよ
うに書込みと同時に読出せる素子を使用するもの
とする。従つて、第１の記憶アレイ２０１にはデ
ータを書き直す部分のみ書込情報WDが新たに書
き込まれるとともに、読出サイクルと同様にデー
タビツトが読出された出力情報Doutが、第２の
記憶アレイ３０１から読み出されたハミングチエ
ツクビツトと共にエラー検出回路５１に送られて
エラー検出がされる。さらに、エラー訂正回路６
１によつてエラー修正された読出情報RDが得ら
れる。該読出情報RDのうち、先に第１の記憶ア
レイ２０１に書込まれたデータビツトに相当する
部分のみが選択回路３１で書込情報WDと入れ替
えられてハミングビツト生成回路４１に与えら
れ、ハミング生成回路４１は新たなハミングビツ
トを生成して第２の記憶アレイ３０１に送り、第
２の記憶アレイ３０１はこれを書き込む。上述の
第２の記憶アレイ３０１の動作は、第４図ｃに示
すようにクロツクCE1より遅延時間ＴP1だけ遅れ
たクロツクCE2によつて開始される。しかし、チ
エツクビツトの読出しすなわち出力情報D′outの
送出は記憶アレイ２０１からの出力情報Doutと
同時にされる。そして、前述のように読出情報
RDによつて生成し直されたチエツクビツトが入
力情報D′inとして入力され、書込／読出信号Ｗ／
R′によつてこれを書込む。動作終了時刻は、第
１の記憶アレイ２０１の次のサイクルの動作開始
時点よりＴP2だけ遅れている。本実施例では上記
遅延時間ＴP2は前述の遅延時間ＴW，ＴR，ＴP1よ
りも小で、かつ、第２の記憶アレイ３０１のライ
ト、リードおよびリード・モデフアイライトのサ
イクルタイムがそれぞれ第１の記憶アレイ２０１
のライト、リードおよびリード・ライトのサイク
ルタイムより小さく設定してあるから、本実施例
のサイクルタイム、アクセスタイムは、第１の記
憶アレイ２０１の動作速度によつてのみ決められ
る。例えば第１の記憶アレイ２０１のリードサイ
クル、ライトサイクルおよびリード・ライトサイ
クルの各サイクルタイムが同一であれば、本実施
例の読出、全書込および部分書込動作のサイクル
タイムをすべて同一にすることができる。この結
果、部分書込サイクルタイムを従来に比してほぼ
半減することができるという絶大な効果を奏す
る。
従来の装置において、部分書込サイクルタイム
を本実施例に匹敵する高速にするためには、第１
図の記憶アレイ１００のすべての記憶素子を高速
素子にしなければならない。高速な記憶素子は高
価であるばかりでなく、集積度が低いため、従来
の方式のままで高速化するためには著しく大型か
つ高価とならざるを得ない。
を本実施例に匹敵する高速にするためには、第１
図の記憶アレイ１００のすべての記憶素子を高速
素子にしなければならない。高速な記憶素子は高
価であるばかりでなく、集積度が低いため、従来
の方式のままで高速化するためには著しく大型か
つ高価とならざるを得ない。
なお、本発明は、上述の実施例で述べた記憶素
子の種類に制限されるものではなく、また、記憶
アレイの制御信号の与え方等についても使用素子
に応じて適宜変更すれば足りる。
子の種類に制限されるものではなく、また、記憶
アレイの制御信号の与え方等についても使用素子
に応じて適宜変更すれば足りる。
要するに、本発明においては、記憶アレイの素
子に高速素子と低速素子を混用してチエツクビツ
ト用記憶アレイのみ高速素子を用い、チエツクビ
ツト用記憶アレイの動作開始をデータビツト用記
憶アレイの動作開始より若干遅延させ、かつ部分
書込動作時における前記チエツクビツト用記憶ア
レイの動作終了の遅れが前記動作開始の遅延時間
内に収まるように構成したから、部分書込動作の
サイクルタイムを従来に比して大幅に短縮するこ
とができる。このため、本発明の記憶装置を適用
したシステム全体の迅速動作と効率的運用が可能
となり絶大な効果を奏する。なお、本発明は記憶
アレイの一部の素子のみを高速化するものである
から、比較的安価に提供することができる。
子に高速素子と低速素子を混用してチエツクビツ
ト用記憶アレイのみ高速素子を用い、チエツクビ
ツト用記憶アレイの動作開始をデータビツト用記
憶アレイの動作開始より若干遅延させ、かつ部分
書込動作時における前記チエツクビツト用記憶ア
レイの動作終了の遅れが前記動作開始の遅延時間
内に収まるように構成したから、部分書込動作の
サイクルタイムを従来に比して大幅に短縮するこ
とができる。このため、本発明の記憶装置を適用
したシステム全体の迅速動作と効率的運用が可能
となり絶大な効果を奏する。なお、本発明は記憶
アレイの一部の素子のみを高速化するものである
から、比較的安価に提供することができる。
第１図は従来の記憶装置の一例を示すブロツク
図、第２図は上記従来装置の動作を示すタイムチ
ヤートであり、第２図ａは全書込サイクル、ｂは
読出しサイクル、ｃは部分書込サイクルにおける
動作を示す。第３図は本発明の一実施例を示すブ
ロツク図、第４図は上記実施例の動作を示すタイ
ムチヤートで、第４図ａは全書込タイムサイク
ル、ｂは読出サイクル、ｃは部分書込タイムサイ
クルにおける動作を示すタイムチヤートである。 図において、１０〜１２……アドレス制御回
路、２０〜２２……制御回路、３０，３１……選
択回路、４０，４１……ハミング生成回路、５
０，５１……エラー検出回路、６０，６１……エ
ラー訂正回路、１００，１０１，２００，３００
……記憶アレイ、２０１……第１の記憶アレイ、
３０１……第２の記憶アレイ。
図、第２図は上記従来装置の動作を示すタイムチ
ヤートであり、第２図ａは全書込サイクル、ｂは
読出しサイクル、ｃは部分書込サイクルにおける
動作を示す。第３図は本発明の一実施例を示すブ
ロツク図、第４図は上記実施例の動作を示すタイ
ムチヤートで、第４図ａは全書込タイムサイク
ル、ｂは読出サイクル、ｃは部分書込タイムサイ
クルにおける動作を示すタイムチヤートである。 図において、１０〜１２……アドレス制御回
路、２０〜２２……制御回路、３０，３１……選
択回路、４０，４１……ハミング生成回路、５
０，５１……エラー検出回路、６０，６１……エ
ラー訂正回路、１００，１０１，２００，３００
……記憶アレイ、２０１……第１の記憶アレイ、
３０１……第２の記憶アレイ。
Claims (1)
- 【特許請求の範囲】 １ データビツトおよびチエツクビツトを記憶す
る記憶アレイと、書込情報からチエツクビツトを
生成するチエツクビツト生成手段と、出力情報の
エラー検出および訂正をして訂正された読出情報
を送出する手段と、部分書込動作時には読出情報
と書込情報とからチエツクビツトを生成して前記
記憶アレイに記憶したチエツクビツトを書き替え
る手段とを備えた記憶装置において、 前記記憶アレイはデータビツトを格納する第１
の記憶アレイとチエツクビツトを格納する第２の
記憶アレイとを有し、 該第２の記憶アレイは前記第１の記憶アレイよ
り高速の記憶素子で構成され、この第２の記憶ア
レイには読出情報を書込情報で入れ替える選択回
路が設けられ、 部分書込動作時に、前記第１の記憶アレイは書
込部分はすでに記憶されているデータを読出した
直後に書込むリード・ライト動作を行い、非書込
部分は読出し動作を行い、前記第２の記憶アレイ
は上記選択回路により入替えられた読出情報と書
込情報とから生成されたチエツクビツトをリー
ド・モデフアイライト動作を行う制御手段を備え
たことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026817A JPS57143800A (en) | 1981-02-27 | 1981-02-27 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026817A JPS57143800A (en) | 1981-02-27 | 1981-02-27 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143800A JPS57143800A (en) | 1982-09-06 |
| JPS6235146B2 true JPS6235146B2 (ja) | 1987-07-30 |
Family
ID=12203825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026817A Granted JPS57143800A (en) | 1981-02-27 | 1981-02-27 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020217531A1 (ja) | 2019-04-26 | 2020-10-29 | 株式会社Ｗａｔｅｒ | 地下水脈及び当該地下水脈における地下水の検知・確認システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307356A (en) * | 1990-04-16 | 1994-04-26 | International Business Machines Corporation | Interlocked on-chip ECC system |
-
1981
- 1981-02-27 JP JP56026817A patent/JPS57143800A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020217531A1 (ja) | 2019-04-26 | 2020-10-29 | 株式会社Ｗａｔｅｒ | 地下水脈及び当該地下水脈における地下水の検知・確認システム |
| KR20220002921A (ko) | 2019-04-26 | 2022-01-07 | 가부시키가이샤 워터 | 지하 수맥 및 해당 지하 수맥에서의 지하수의 검지·확인 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143800A (en) | 1982-09-06 |
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