JPH0431136B2

JPH0431136B2 -

Info

Publication number: JPH0431136B2
Application number: JP59203052A
Authority: JP
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1992-05-25
Also published as: JPS6180438A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデータ処理装置のキヤツシユメモリに
関し、特にその内容を効率良く消去する方式に関
する。

（従来の技術）キヤツシユメモリはアクセス速度の遅い主記憶
装置と動作速度の速い処理装置との間に置かれる
高速の記憶装置であり、処理装置が頻繁にアクセ
スする情報を蓄えておくことにより処理装置の実
効的な動作速度を向上させる効果を有するもので
ある。いま、キヤツシユメモリが処理装置ごとに
設けられているものと想定する。ここで、主記憶
装置を共有している他の処理装置によつて主記憶
装置の或る番地の内容を書替える場合に、もしキ
ヤツシユメモリの内部に該当する番地の書替え前
の情報が入つていれば、それを消去する必要があ
る。第１の消去方式は、処理装置によつて主記憶
装置の内容を書替える都度、他の処理装置に対し
て該当番地を知らせ、他の装置の内部のキヤツシ
ユメモリの当該番地を含むブロツク内容も同時に
消去するものである。

第２の消去方式は書替えの都度、キヤツシユメ
モリ内容を消去しないで、プログラムの論理上必
要なタイミングでキヤツシユメモリの全体内容を
消去するものである。

通常は、上記第１あるいは第２の方式が採用さ
れている。第２の方式ではハードウエア量が少な
いとは云え、キヤツシユのヒツト率が低下し、こ
れによる処理装置の性能低下が大きいと云う問題
がある。従つて、第１の方式が多く採用されてい
る。しかし、異なる種類の処理装置や主記憶装置
から成立つているマルチプロセサシステムのよう
な場合には、第１の方式は不可能であり、第２の
方式は性能の低下が大きすぎるというような問題
がある。

例えば、第２図は２台の中央処理装置１０１，
１０２と、２台の主記憶装置１０３，１０４とを
１台のシステム制御ユニツト１０５に接続して構
成したシステムである。第２図において、第２の
中央処理装置１０２と第２の主記憶装置１０４と
はそれぞれ第１の中央処理装置１０１と第１の主
記憶装置１０３とに比較して、非常に大きなデー
タ転送能力を有する装置であつて、通常は第１の
中央処理装置１０１は第１のの主記憶装置１０３
をアクセスする機会が多く、第２の中央処理装置
１０２は第２主記憶装置１０４をアクセスする機
会が多い。しかし、時には逆側の主記憶装置にも
アクセスする機会があり、このような場合には第
１の中央処理装置１０１のキヤツシユメモリは第
２の中央処理装置１０２の第２の主記憶装置１０
４への高速な書込みに応じて主記憶装置の番地に
対応して消去を行うことができない。そこで、或
るタイミングにおいて第１の中央処理装置１０１
のキヤツシユメモリの内容をすべて消去すること
が必要になる。しかし、第１の中央処理装置１０
１のキヤツシユメモリの内容はほとんど第１の主
記憶装置１０３のものであるので、無駄の多い消
去を行つて性能を低下させることになる。

第３図は、第２図の一部を詳細に説明したブロ
ツク図である。第３図においてシステム制御ユニ
ツト１０５は第１および第２の中央処理装置１０
１，１０２から第１および第２の主記憶装置１０
３，１０４へのアクセスの整理を行う装置であ
る。主記憶アクセスのためのインタフエース信号
線２〜５は一般に主記憶アクセスコマンドＣと、
主記憶番地Ａと、書込みデータWDと、読出しデ
ータRDとを取扱うものである。３および５はそ
れぞれ高い転送能力を有するインターフエース信
号線であり、データ幅が大きい。また、コマン
ド、番地やデータの転送に要するサイクルは短
い。

第２の中央処理装置１０２から第１の主記憶装
置１０３へ書込みアクセスが行われた時に、第１
の主記憶装置１０３への信号線１１に含まれた番
地情報が信号線１２を介して第１の中央処理装置
１０１へも送出され、第１の中央処理装置１０１
によりキヤツシユメモリの内容の消去（該当番
地）が行われる。他装置による書込みに伴う当該
番地でのキヤツシユメモリの内容の消去は、極め
て一般的な技術により行うことができるので詳細
な説明は省略する。

（発明が解決しようとする問題点）上に説明したように、従来技術によるキヤツシ
ユメモリの内容消去方式ではハードウエア上の制
約によりアクセス性能が低下すると云う問題があ
つた。

本発明の目的は、第１の主記憶装置への書込み
の場合には該当番地を第１の中央処理装置のキヤ
ツシユメモリに通知して書込みの都度消去し、第
２の主記憶装置への書込みの場合にはその都度消
去せず、別のタイミングでキヤツシユメモリの内
部の第２の主記憶装置の情報のみを全部消去する
ようにして上記欠点を除去し、内容消去において
ヒツト率の低下が少ないように構成したキヤツシ
ユメモリを提供することにある。

（問題点を解決するための手段）本発明によるキヤツシユメモリは複数の有効表
示フイールドと参照すべき番地をあらかじめ設定
された値または固定値と比較する回路とを有し、
参照時、該回路の出力によつて該有効示フイール
ドのひとつを、選択して使用するよう構成され
る。

（実施例）次に、本発明について図面を参照して詳細に説
明する。

第１図は、本発明によるキヤツシユメモリの一
実施例を示す構成ブロツク図である。

第１図において、３０はアドレスレジスタ、３
１，３２はそれぞれアドレスレジスタ３０の内部
のフイールド、４０はキヤツシユ用RAM、４１
は第１の有効表示フイールド（V₁），４２はアド
レスフイールド、４３はデータフイールド、４４
は第２の有効フイールド（V₂）、４５は第３の有
効フイールド（V₃）、４６〜４９はセレクタであ
る。５０は第１の比較回路であり、キヤツシユ用
RAMのアドレスとアドレスレジスタの内部を成
すアドレスとを比較し、上記両アドレスの一致に
よりキヤツシユ用RAMのヒツトを検出するため
のものである。５１は論理積回路、６０はフリツ
プフロツプ、６１はカウンタでありフリツフロツ
プ６０の値により選択された第２または第３の有
効フイールド４３，４４のいずれかの有効表示を
リセツトするためのアドレスカウントを与える。
７０は第１および第２の主記憶装置間の境界番地
を保持するための境界レジスタ、７１は第２の比
較回路でありアドレスレジスタ３０の一部を成す
アドレスと境界レジスタ７０との内容を比較し
て、上記第１および第２の主記憶装置を区別する
ためのもののである。

第１図において、アドレスレジスタ３０にセツ
トされた主記憶番地の一部のフイールドがキヤツ
シユ用RAM４０のアドレスとなる。この時、キ
ヤツシユメモリがヒツトしていれば、キヤツシユ
用RAM４０のデータフイールド４３から目的と
するデータが読出される。

キヤツシユ用RAM４０の内部のフイールド４
１，４２がデイレクトリを構成しており、アドレ
スフイールド４２の内容とアドレスレジスタ３０
の一部フイールド３１の内容とが第１の比較器５
０で比較される。そこで、両者が一致しており、
デイレクトリの内部の有効表示フイールド４１が
“１”，すなわち“有効”の時にヒツトするとみな
される。

本実施例では、有効表示がV₁４１，V₂４４，
V₃４５の３個にあり、アドレスレジスタ３０に
セツトされた番地が第１の主記憶装置１０３を示
しているか、あるいは第２の主記憶装置１０４を
示しているかを境界レジスタ７０および第２の比
較器７１によつて判定し、その結果によつて有効
表示としてV₁４１を使用するか、V₂４４を使用
するか、またはV₃４５を使用するかを決定する。
セレクタ４９は上記の切替えのための切替え回路
であり、第１の主記憶装置１０３の時にはV₁４
１を選ぶようになつている。V₂４４とV₃４５と
の内のいずれを使用するかは、フリツプフロツプ
６０にセツトされた値で決定される。例えば、フ
リツプフロツプ６０にセツトされた値が“０”で
あると、セレクタ４８によつてV₂４４が選ばれ
る。この時、V₂４４のアドレスとしてはアドレ
スレジスタ３０にセツトされた値がセレクタ４６
によつて選ばれ、V₃４５のアドレスとしてはカ
ウンタ６１にセツトされた値がセレクタ４７によ
つて選ばれて与えられている。カウンタ６１はキ
ヤツシユメモリの動作中に、使用していない方の
有効表示ビツトをリセツトする作業を行うための
ものである。

第２の主記憶装置１０４に関するキヤツシユメ
モリの全内容の消去は、プログラムの論理に必要
なタイミングでソフトウエア命令によつて指示さ
れる。しかし、上記の表示が送出されると、フリ
ツプフロツプ６０は反転して“１”となる。これ
によつて、第２の主記憶装置１０４の有効を表示
するため、V₃４５が使用される。この時V₃の内
容はキヤツシユ用RAM４０の全ワードにわたつ
て既に“０”にリセツトされているので、この段
階でキヤツシユメモリの内部に記憶された、第２
の主記憶装置１０４に関する情報は全部消去され
たことになる。

上記アドレスがカウンタ６１に切替えられたの
で、この後は１マシンサイクルに１ワードずつの
割合でカウンタの更新に伴つてV₂４４の内容が
リセツトされる。上記のリセツトが完了した後、
再び第２の主記憶装置１０４の全情報の消去が指
示されると、フリツプフロツプ６０を反転するこ
とによつてV₂が使用されることになり、上記内
容の消去が行われたことになる。

第１の主記憶装置１０３へのデータの書込みに
伴つて送られてくる番地情報に従つて、その都
度、V₁４１の内容は消去される。この方法の詳
細は公知である。以上のようにして、第１および
第２の主記憶装置１０３，１０４へのデータの書
込みに対し、それぞれ最適な方法によつてキヤツ
シユメモリの内容の消去が達成される。第２の主
記憶装置１０４の有効を表示するため、V₂４４
のみが定義されているものとすると、V₂の消去
を行つている期間にキヤツシユメモリを参照する
ことができない。また、V₂４４とV₃４５とをす
べてなくし、有効表示をV₁のみに限定すると、
消去作業はキヤツシユ用RAM４０の内部の番地
フイールド４２の一部を読出して、第２の主記憶
装置１０４の番地であることをチエツクしながら
消去してゆく必要がある。いずれにしても、本実
施例に比べてキヤツシユメモリの内容の消去に要
するみかけの時間が、はるかに長くなる。しか
し、この場合にはキヤツシユメモリの内容を第１
の主記憶装置１０３情報も含めて全部消去するこ
とによる処理装置の性能低下は避けられる。

（発明の効果）以上説明したように、本発明では、キヤツシユ
メモリの内容の消去方式を動的に選択することに
より、異なるタイプの装置を結合して形成したシ
ステムにおける性能を向上させることができると
云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるキヤツシユメモリの一
実施例における構成を示すブロツク構成図であ
る。第２図は、データ処理システムにける中央処
理装置や記憶装置の一般的な接続関係を示すブロ
ツク図である。第３図は、第２図の一部を詳細に
示したブロツク図である。３０……アドレスレジスタ、４０……RAM、
４６〜４９……セレクタ、５０，７１……比較回
路、５１……論理積回路、６０……フリツプフロ
ツプ、６１……カウンタ、７０……レジスタ、３
１，３２，４１〜４５……フイールド、１０１，
１０２……中央処理装置、１０３，１０４……主
記憶装置、１０５……システム制御ユニツト、２
〜５，１１，１２……信号線。

Claims

【特許請求の範囲】

１複数の有効表示フイールドおよび参照すべき
番地をあらかじめ設定された値または固定値と比
較する回路を有し、参照時、該回路の出力によつ
て該有効表示フイールドのひとつを選択して使用
することを特徴とするキヤツシユメモリ。