JPH0415844A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はキャッシュメモリ制御回路に関し、特にキャッ
シュメモリを有する情報処理装置の主記憶リード動作に
関する。

従来技術 従来、この種の情報処理装置のキャッシュメモリ制御回
路においては、リート要求かキャッシュミスヒツトとな
り、主記憶上から目的の］ワードを含む１ブロツクのり
一ドデータを読出し、該リードデータをデータアレイに
ｎサイクル（ｎは正の整数）で書込んでいるときに、後
続のリード要求が現在データアレイに書込んでいる１ブ
ロツクのリードデータにヒツトした場合、後続のり一ト
要求の目的の１ワードがデータアレイに書込まれるのと
同時に、主記憶からのリードデータをＣＰＵ（中央処理
装置）内に取込んでいた。

このような従来のキャッシュメモリ制御回路では、主記
憶からのり一ドデータを直接データアレイに格納してい
るので、主記憶上の１ブロツクのリードデータをデータ
アレイにｎサイクルで書込んでいるときに、後続のリー
ド要求が現在データアレイに書込んでいる１ブロツクの
リードデータにヒツトしても、後続のリード要求の目的
の１ワードがすでにデータアレイに書込まれた後では、
１ブロツクのリードデータすべてがデータアレイに書込
まれるまで、その目的の１ワードをデータアレイから読
出すことが不可能となり、該リードデータのＣＰＵ内へ
の取込みが遅くなるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、後続のリード要求の目的の１ワードがす
でにデータアレイに書込まれたリードデータにヒツトし
たときでも、該リードデータのＣＰＵ内への取込みを早
くすることができるキャッシュメモリ制御回路の提供を
目的とする。

発明の構成 本発明によるキャッシュメモリ制御回路は、リード要求
がキャッシュミスヒツトとなったとき、該当する単位デ
ータを含み、複数の単位データからなるブロックデータ
を主記憶から読出してキャッシュメモリに格納するキャ
ッシュメモリ制御回路であって、前記ブロックデータの
前記キャッシュメモリへの書込みサイクルを計数する計
数手段と、前記ブロックデータの単位データ各々を前記
計数手段の計数値に応じて格納する複数の格納手段と、
前記ブロックデータの前記キャッシュメモリへの書込み
時に前記リード要求に後続するリード要求が前記ブロッ
クデータへの要求か否かを検出する検出手段と、前記検
出手段の検出結果および前記計数手段の計数値に応じて
前記キャッシュメモリへの書込みデータおよび前記複数
の格納手段に格納されたデータのうち一つを選択する選
択手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図においては、主記憶（図示せず）およびキャッシ
ュメモリの１ブロツクの容量が１６バイトで、１サイク
ルでのデータ転送量が４バイトすなわち４サイクルで主
記憶からのブロック転送が終了する場合のキャッシュメ
モリ制御回路を示している。

主記憶アドレスレジスタ１は主記憶へのリート要求にと
もなう主記憶アドレス１００を格納し、主記憶アドレス
レジスタ２はブロック転送時の主記憶アドレスを格納す
る。

セレクタ３は主記憶アドレスレジスタ１からの主記憶ア
ドレス１０１と主記憶アドレスレジスタ２からの主記憶
アドレス１０５とのうち一方をデータ転送タイミング信
号１０８に応じて選択し、該アドレスをデータアレイ入
力アドレス１０９としてデータアレイ８に出力する。

ここで、データ転送タイミング信号１０８は主記憶から
データアレイ８へのデータ転送中であることを示す信号
で、データアレイ８に主記憶からの主記憶リードデータ
１１８が書込まれている４サイクルの間“１”となって
いる。

アドレス比較回路４は主記憶アドレスレジスタ１からの
主記憶アドレス１０２と主記憶アドレスレジスタ２から
の主記憶アドレス１０５とを比較し、その結果をアドレ
ス比較回路出力信号１１０としてセレクト信号生成回路
５に出力する。

セレクト信号生成回路５は主記憶アドレスレジスタ１か
らの主記憶アドレス１０３，１０４と、主記憶アドレス
レジスタ２からの主記憶アドレス１０６．Ｉ（１７と、
アドレス比較回路４からのアドレス比較回路出力信号１
１０と、判定回路（図示せず）からのキャツシュヒツト
信号ｉｌｌと、ライトカウンタ７からのライトカウンタ
出力信号１１６，１１７とからセレクタ１１へのセレク
ト信号１１２，１１３を生成する。

また、セレクト信号生成回路５はインバータ５１．５３
．６０と、ノア回路５２．５４〜５７と、アンド回路５
８，５９．６３と、ナンド回路６１゜６２．６４とから
構成されている。

すなわち、セレクト信号生成回路５のインバータ５１は
主記憶アドレスレジスタ１からの主記憶アドレス１０４
の値を反転してノア回路５２．５５に出力し、ノア回路
５２は主記憶アドレスレジスタ１からの主記憶アドレス
１０３とインバータ５１からの主記憶アドレス１０４の
反転値との否定論理和をとってその結果をノア回路５４
に出力する。

インバータ５３は主記憶アドレスレジスタ１からの主記
憶アドレス１０３の値を反転してノア回路５６に出力す
る。

ノア回路５４は主記憶アドレスレジスタ２からの主記憶
アドレス１０６とノア回路５２の演算結果との否定論理
和をとってその結果をアンド回路５８に出力し、ノア回
路５５は主記憶アドレスレジスタ２からの主記憶アドレ
ス１０７とインバータ５１からの主記憶アドレス１０４
の反転値との否定論理和をとってその結果をアンド回路
５８に出力する。

ノア回路５６は主記憶アドレスレジスタ２からの主記憶
アドレス１０６とインバータ５３からの主記憶アドレス
１０３の反転値との否定論理和をとってその結果をアン
ド回路５９に出力し、ノア回路５７は主記憶アドレスレ
ジスタ１からの主記憶アドレス１０４と主記憶アドレス
レジスタ２からの主記憶アドレス１０７との否定論理和
をとってその結果をアンド回路５９に出力する。

アンド回路５８はアドレス比較回路４からのアドレス比
較回路出力信号１１０と、判定゛回路からのキャツシュ
ヒツト信号１１１と、ノア回路５４．５５の演算結果と
の論理積をとり、その結果をナンド回路６１およびアン
ド回路６３に出力し、アンド回路５９はアドレス比較回
路４からのアドレス比較回路出力信号１１０と、判定回
路からのキャツシュヒツト信号１１１と、ノア回路５６
．５７の演算結果との論理積をとり、その結果をナンド
回路６２に出力する。

インバータ６０はライトカウンタ７からのライトカウン
タ出力信号１１７の値を反転してナンド回路６１に出力
する。

ナンド回路６１はライトカウンタ７からのライトカウン
タ出力信号１１６と、アンド回路５８の演算結果と、イ
ンバータ６０からのライトカウンタ出力信号１１７の反
転値との否定論理積をとってその結果をナンド回路６４
に出力し、ナンド回路６２はライトカウンタ７からのラ
イトカウンタ出力信号１１６，１１７と、アンド回路５
９の演算結果との否定論理積をとってその結果をナンド
回路６４に出力する。

アンド回路６３はライトカウンタ７がらのライトカウン
タ出力信号１１６．１１７と、アンド回路５８の演算結
果との論理積をとってその結果をセレクト信号１１３と
して出力し、ナンド回路６４はナンド回路６１．６２の
演算結果の否定論理積をとってその結果をセレクト信号
１１２として出力する。

ここで、主記憶アドレスレジスタ１からの主記憶アドレ
ス１０３は主記憶アドレスレジスタ１に保持された主記
憶アドレスの最下位ビットの１つ前のビットを示し、主
記憶アドレス１０４は主記憶アドレスレジスタ１に保持
された主記憶アドレスの最下位ビットを示している。

また、主記憶アドレスレジスタ２がらの主記憶アドレス
１０６は主記憶アドレスレジスタ２に保持された主記憶
アドレスの最下位ビットの１つ前のビットを示し、主記
憶アドレス１０７は主記憶アドレスレジスタ２に保持さ
れた主記憶アドレスの最下位ビットを示している。

加算回路６はデータ転送タイミング信号１０ｇに応じて
、ライトカウンタ７からのライトカウンタ出力信号１１
６．１１７によりライトカウンタ７への人力信号１１４
，１１５を算出する。

ライトカウンタ７は主記憶からの１ブロツクのリードデ
ータを４サイクルでデータアレイ８に書込むとき、デー
タアレイ８への書込みが現在向サイクル目かを示すライ
トカウンタ出力信号１１６，１１７をセレクト信号生成
回路５と主記憶リードブタレジスタ９．１０とに出力す
る。

デー　タ　ア　レイ　８は容量が３２キロバイト　　（
８キロワード×４バイト）で、主記憶に格納されたデー
タの一部を格納する。

主記憶リードデータレジスタ９は主記憶からの１ブロツ
クのリードデータを４サイクルでデータアレイ８に書込
むときに、２サイクル目のリードデータを格納する。

主言己憶リードデータレジスタ１０は主記憶からの１ブ
ロツクのリードデータを４サイクルでデータアレイ８に
書込むときに、３サイクル目のり一ドデータを格納する
。

セレクタ１１は主記憶からの主記憶リードデータ１１ｇ
と、主記憶リードデータレジスタ９からの出力データ１
２０と、主記憶リードデータレジスタ１０からの出力デ
ータ１２１とのうち一つをセレクト信号生成回路５から
のセレクト信号１１２，１１３に応じて選択し、そのデ
ータをセレクタ出力データ１２２としてセレクタ１２に
送出する。

セレクタ１２はデータアレイ８からのリードデータ１１
９とセレクタ１１からのセレクタ出力データ１２２との
うち一方をデータ転送タイミング信号１０８に応じて選
択し、該データをリードデータ１２３として送出する。

第２図は第１図のセレクト信号生成回路５で生成される
セレクト信号１１２，１１３と他の回路からの各信号と
の関係を示す図である。図において、セレクト信号生成
回路５はキャツシュヒツト信号１１１が“１”の場合に
以下のようなセレクト信号１１２．１１３を生成する。

ライトカウンタ７からのライトカウンタ出力信号１１８
，１１７が“１０”、つまりデータアレイ８への書込み
が現在３サイクル目を示し、主記憶アドレスレジスタ１
からの主記憶アドレス１０３，１０４が“００°、“０
１′、“１０”、“１１“を示し、主記憶アドレスレジ
スタ２からの主記憶アドレス１０６．１０７が“０１”
１０“１１２　“００”を、つまりデータアレイ８に２
サイクル目に書込んだ主記憶リードデータ１１８に後続
のリード要求がヒツトしたことを示しているとき、セレ
クト信号１１２，１１３として“１０”が生成される。

ライトカウンタ７からのライトカウンタ出力信号ＬｉＢ
、１１７が“１１″、つまりデータアレイ８への書込み
が現在４サイクル目を示し、主記憶アドレスレジスタ１
からの主記憶アドレス１０３，１０４か“００”、“０
１゛、“１０″、“１１＃を示し、主記憶アドレスレジ
スタ２からの主記憶アドレス１０ｆｔ、１０７が“１０
“、“１１”、“００”　０１”を、つまりデータアレ
イ８に２サイクル目に書込んだ主記憶リードデータ１１
８に後続のリード要求がヒツトしたことを示していると
き、セレクト信号１１２，１１３か“１０”になる。

また、ライトカウンタ７からのライトカウンタ出力信号
１１６．１１７が“１１”、つまりデータアレイ８への
書込みが現在４サイクル目を示し、主記憶アドレスレジ
スタ１からの主記憶アドレス１０３゜１０４が“００”
、”０１”、“１０°　“１１′を示し、主記憶アドレ
スレジスタ２からの主記憶アドレス１０６，１０７が“
０１″、“１０”１１”“００”を、つまりデータアレ
イ８に３サイクル目に書込んだ主記憶リードデータ１１
８に後続のリード要求がヒツトしたことを示していると
き、セレクト信号１１２．ＩＨが“０１”になる。

尚、上記以外の場合にはセレクト信号生成回路５で生成
されるセレクト信号１１２，１１３が“００”になる。

第３図〜第５図は本発明の一実施例の動作を示すタイム
チャートである。第３図はリード要求Ｒ１の主記憶アド
レス１０３．１０４が００″で、リード要求Ｒ１のキャ
ッシュミスヒツトによるデータアレイ８への書込みが現
在３サイクル目を示しているときに後続のリード要求Ｒ
２が２サイクル目に転送したデータにヒツトした場合の
動作を示している。

第４図はリード要求Ｒ１の主記憶アドレス１０３１０４
が“００”で、リード要求Ｒ１のキャッシュミスヒツト
によるデータアレイ８への書込みが現在４サイクル目を
示しているときに後続のり−ト要求Ｒ２が２サイクル目
に転送したデータにヒツトした場合の動作を示している
。

第５図はリート要求Ｒ１の主記憶アドレス１０３゜１０
４が“００”で、リード要求Ｒ１のキャッシュミスヒツ
トによるデータアレイ８への書込みが現在４サイクル目
を示しているときに後続のり一ト要求Ｒ２か３サイクル
目に転送したデータにヒツトした場合の動作を示してい
る。

これら第１図〜第５図を用いて本発明の一実施例の動作
について説明する。

主記憶リードアクセス時に主記憶アドレス１００が主記
憶アドレスレジスタ１に取込まれると、セレクタ３はデ
ータ転送タイミング信号１０８か“０′であれば、主記
憶アドレスレジスタ１からの主記憶アドレス１０１を選
択し、そのアドレスをデータアレイ入力アドレス１０９
としてデータアレイ８に出力する。

よって、データアレイ８のデータアレイ人力アドレス１
０９により指定される番地から１ワードのリードデータ
１１９が読出され、セレクタ１２を介してＣＰＵに送出
される。

一方、主記憶アドレス１００による主記憶リードアクセ
スがキャッシュミスヒツトであれば、主記憶に主記憶ア
ドレス１００か送出されて目的の１ワードのデータを含
む１ブロツク（１６バイト）のブタが主記憶から読出さ
れる。

このとき、主記憶アドレスレジスタ２には主記憶アドレ
スレジスタ１からの主記憶アドレス１０１が格納される
が、その格納されたアドレスはデータ転送タイミング信
号１０８か“１″になるまでホールドされる。

その後、主記憶から読出された１ブロツクのデータは４
サイクルでデータアレイ８に書込まれる。

主記憶からの１ブロツクのデータがデータアレイ８に書
込まれる４サイクルの間、データ転送タイミング信号１
０８は“１″になっている。

また、データアレイ８にデータが書込まれる４サイクル
の間、ライトカウンタ７は“００２“０１”１０“１１
”とカウントアツプされ、次のサイクルで“００”に戻
る。

サラに、主記憶アドレスレジスタ２からの主記憶アドレ
ス１０６，１０７はデータ転送タイミング信号１０８が
“１“となることにより、この４サイクルの間に順次カ
ウントアツプされる。

たとえば、主記憶アドレス１０６，１０７を含む３ビツ
ト、つまり最下位ビットから３ビツト目までか“１０１
′の場合には“１０１“１１０““１１１°　　“１０
０”とカウントアツプされ、次のサイクルで“１０１”
に戻る。

このとき、セレクタ３はデータ転送タイミング信号１０
８が“１′なので、主記憶アドレスレジスタ２からの主
記憶アドレス１０５を選択し、そのアドレスをデータア
レイ入力アドレス１０９としてブタアレイ８に出力する
。

よって、データアレイ８のデータアレイ人力アドレス１
０９により指定される番地には主記憶からの１ブロツク
のデータが順次書込まれる。

この４サイクルの間に、ライトカウンタ７からのライト
カウンタ出力１１６．１１７か“０１”になると、つま
りデータアレイ８へのデータの書込みが２サイクル目に
、データアレイ８に書込まれる主記憶リードデータ１１
８が次の３サイクル目に主記憶リードデータレジスタ９
にセットされ、ライトカウンタ７からのライトカウンタ
出力１１６，１１７が次に“０１”になるまで主記憶リ
ードデータレジスタ９にホールドされる。

また、この４サイクルの間に、ライトカウンタ７からの
ライトカウンタ出力１１６，１１７が“１０”になると
、つまりデータアレイ８へのデータの書込みが３サイク
ル目に、データアレイ８に書込まれる主記憶リートデー
タ１１８が次の４サイクル目に主記憶リードデータレジ
スタ１０にセットされ、ライトカウンタ７からのライト
カウンタ出力１１６１１７が次に“１０′になるまで主
記憶リードデータレジスタ１０にホールドされる。

ここで、たとえばリード要求Ｒ１にともなう主記憶アド
レス１００がｒＡＪのときにキャッシュミスヒツトとな
り、主記憶アドレス１００か「Ａ」。

ｒＡ＋ＩＪ、ｒＡ＋２Ｊ、ｒＡ＋３ｊの主記憶の番地か
ら１ブロツクのリートデータＤＯ〜Ｄ３か読出されると
、その１ブロツクのリードデータＤＯ〜Ｄ３が順次デー
タアレイ８に書込まれていく。

このとき、主記憶アドレスレジスタ２からは順次主記憶
アドレス１０５としてｒＡＪ、ｒＡ＋１１ｒＡ＋２Ｊ　
、ｒＡ＋３Ｊが出力され、セレクタ３て選択されてデー
タアレイ人力アドレス＋０９としてデータアレイ８に出
力される。

また、データアレイ８への書込みが３サイクル目には、
データアレイ８に２サイクル目に書込んだ主記憶リード
データｌ１８、すなわちリードデータＤＩが主記憶リー
ドデータレジスタ９に格納される。

さらに、データアレイ８への書込みが４サイクル目には
、データアレイ８に３サイクル目に書込んだ主記憶リー
ドデータ１１８、すなわちリードデータＤ２が主記憶リ
ードデータレジスタ１０に格納される。

ここで、上記データアレイ８への書込みが現在３サイク
ル目または４サイクル目を示しているときに、後続のリ
ード要求Ｒ２の主記憶アドレス１００がｒＡ＋ＩＪで、
データアレイ８に２サイクル目に書込んた主記憶リード
データ１１８にヒツトすると、セレクト信号生成回路５
によりセレクト信号１１２，１１３として“１０′が生
成される。

セレクタ１１ではセレクト信号１１２，１１３が“１０
”となることにより主記憶リードデータレジスタ９から
の出力データ１２０が選択され、かつセレクタ１２ては
データ転送タイミング信号１０８が“１”となっている
ことによりセレクタ１１のセレクタ出力データ１２２が
選択されるので、主記憶リードデータレジスタ９に格納
されたリードデータＤＩ、つまりデータアレイ８に２サ
イクル目に書込まれた主記憶リードデータ１１ｇがＣＰ
Ｕ内に取込まれる（第３図および第４図参照）。

また、上記データアレイ８への書込みか現在４サイクル
目を示しているときに、後続のリード要求Ｒ２の主記憶
アドレス１００がｒＡ＋２Ｊで、データアレイ８に３サ
イクル目に書込んだ主記憶リードデータ１１８にヒツト
すると、セレクト信号生成回路５によりセレクト信号１
１２，１１３として“０１”が生成される。

セレクタ１１ではセレクト信号１１２，１１３か“０１
”となることにより主記憶リードデータレジスタ１０か
らの出力データ１２１か選択され、かつセレクタ１２て
はデータ転送タイミング信号１０８が“１”となってい
ることによりセレクタ１１のセレクタ出力データ１２２
が選択されるので、主記憶リードデータレジスタ１０に
格納されたリードデータＤ２、つまりデータアレイ８に
３サイクル目に書込まれた主記憶リードデータ１１ｇが
ＣＰＵ内に取込まれる（第５図参照）。

よって、主記憶からデータアレイ８へのデータ転送時に
、後続のリード要求がすてにデータアレイ８に転送され
た主記憶リードデータ１１８にヒツトした場合でも、そ
のデータをＣＰＵ内に取込むことができる。

このように、リード要求がキャッシュミスヒツトとなっ
たときに、そのリード要求に該当する１ワードのリード
データを含み、複数ワードのり一ドデータからなる１ブ
ロツクのリードデータを主記憶から読出してデータアレ
イ８に格納するとともに、それらのリードデータをライ
トカウンタ７が示す書込みサイクルに応じて主記憶リー
ドブタレジスタ９．１０に格納し、後続するリード要求
がすでにデータアレイ８に格納されたリードデータにヒ
ツトしたとき、該リードデータを主記憶リードデータレ
ジスタ９，１０から読出すようにすることによって、後
続のリード要求の目的の１ワードがすでにデータアレイ
８に書込まれたリドデータにヒツトしたときても、デー
タアレイ８へのデータ転送の終了を待つことなく：　Ｃ
ＰＵ内への取込めるので、該リードデータのＣＰＵ内へ
の取込みを早くすることができる。

発明の詳細 な説明したように本発明によれば、リード要求がキャッ
シュミスヒツトとなって、該当する単位データを含み、
複数の単位データからなるブロックデータか主記憶から
読出されてキャッシュメモリに格納されるとき、キャッ
シュメモリへの書込みサイクルに応じて単位データ各々
を複数の格納手段に格納しておき、後続するリード要求
かすでにキャッシュメモリに書込まれた単位データにヒ
ツトしたとき、該単位データを複数の格納手段から読出
して出力するようにすることによって、後続のリード要
求の目的の１ワードがすでにデータアレイに書込まれた
単位データにヒツトしたときでも、該単位データのＣＰ
Ｕ内への取込みを早くすることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のセレクト信号生成回路で生成されるセレ
クト信号と他の回路からの各信号との関係を示す図、第
３図〜第５図は本発明の一実施例の動作を示すタイムチ
ャートである。 主要部分の符号の説明 １．２・・・・・・主記憶アドレスレジスタ３．１１．
１２・・・・・・セレクタ ４・・・・・・アドレス比較回路 ５・・・・・・セレクト信号生成回路 ７・・・・・・ライトカウンタ ８・・・・・・データアレイ

Claims (1)

【特許請求の範囲】
1. （１）リード要求がキャッシュミスヒットとなったとき
   、該当する単位データを含み、複数の単位データからな
   るブロックデータを主記憶から読出してキャッシュメモ
   リに格納するキャッシュメモリ制御回路であって、前記
   ブロックデータの前記キャッシュメモリへの書込みサイ
   クルを計数する計数手段と、前記ブロックデータの単位
   データ各々を前記計数手段の計数値に応じて格納する複
   数の格納手段と、前記ブロックデータの前記キャッシュ
   メモリへの書込み時に前記リード要求に後続するリード
   要求が前記ブロックデータへの要求か否かを検出する検
   出手段と、前記検出手段の検出結果および前記計数手段
   の計数値に応じて前記キャッシュメモリへの書込みデー
   タおよび前記複数の格納手段に格納されたデータのうち
   一つを選択する選択手段とを有することを特徴とするキ
   ャッシュメモリ制御回路。