JPH09146837A - キャッシュバイパス回路 - Google Patents
キャッシュバイパス回路Info
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- JPH09146837A JPH09146837A JP7309147A JP30914795A JPH09146837A JP H09146837 A JPH09146837 A JP H09146837A JP 7309147 A JP7309147 A JP 7309147A JP 30914795 A JP30914795 A JP 30914795A JP H09146837 A JPH09146837 A JP H09146837A
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Abstract
(57)【要約】
【課題】性能を低下させることなく、バッファ容量を削
減してワンチップ化に好適なキャッシュバイパス回路を
提供する。 【解決手段】メモリリードリクエストアドレスレジスタ
１は、キャッシュミスヒット時に、キャッシュアクセス
アドレスを次のキャッシュミスヒット時まで保持する。
登録アドレスカウンタ２は、このリクエストアドレスを
キャッシュ登録単位の範囲内で、データ転送単位に歩進
させ、アクセスアドレス選択回路３はキャッシュ登録の
間、そのアドレスを選択し、キャッシュアクセスアドレ
スレジスタ６を介してキャッシュ７に供給する。メモリ
リードデータレジスタ８，９は各々データ転送単位分の
キャッシュ登録データを保持できる。メモリリード制御
回路１２は、キャッシュ索引アドレスと登録アドレスが
一致すると、キャッシュ登録データ１０７をリクエスト
元に出力データ１１７として出力する。
減してワンチップ化に好適なキャッシュバイパス回路を
提供する。 【解決手段】メモリリードリクエストアドレスレジスタ
１は、キャッシュミスヒット時に、キャッシュアクセス
アドレスを次のキャッシュミスヒット時まで保持する。
登録アドレスカウンタ２は、このリクエストアドレスを
キャッシュ登録単位の範囲内で、データ転送単位に歩進
させ、アクセスアドレス選択回路３はキャッシュ登録の
間、そのアドレスを選択し、キャッシュアクセスアドレ
スレジスタ６を介してキャッシュ７に供給する。メモリ
リードデータレジスタ８，９は各々データ転送単位分の
キャッシュ登録データを保持できる。メモリリード制御
回路１２は、キャッシュ索引アドレスと登録アドレスが
一致すると、キャッシュ登録データ１０７をリクエスト
元に出力データ１１７として出力する。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュバイパス
回路に関する。
回路に関する。
【０００２】
【従来の技術】キャッシュバイパスは、キャッシュミス
ヒットが発生し、主記憶から読み出したデータをキャッ
シュに登録するときに、いったんキャッシュに書き込ん
だデータを読み出してリクエスト元に出力するのではな
く、主記憶からの読出しデータをバッファを介して直接
にリクエスト元に出力するものであり、情報処理装置の
性能を向上させる技法として知られている。
ヒットが発生し、主記憶から読み出したデータをキャッ
シュに登録するときに、いったんキャッシュに書き込ん
だデータを読み出してリクエスト元に出力するのではな
く、主記憶からの読出しデータをバッファを介して直接
にリクエスト元に出力するものであり、情報処理装置の
性能を向上させる技法として知られている。
【０００３】ところで、従来は、キャッシュバイパス用
として、キャッシュ登録単位と同容量のバッファを備
え、このバッファを介してバイパスを実行している。
として、キャッシュ登録単位と同容量のバッファを備
え、このバッファを介してバイパスを実行している。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュバイパスでは、キャッス登録単位を大きくして性能
向上を行う場合、バッファの容量を増やさなければなら
ないため、プロセッサをワンチップにする場合にバッフ
ァを増やすことにより他の機能を削ったり、あるいはキ
ャッシュバイパス機構自体を削除しなければならないと
いう問題がある。
シュバイパスでは、キャッス登録単位を大きくして性能
向上を行う場合、バッファの容量を増やさなければなら
ないため、プロセッサをワンチップにする場合にバッフ
ァを増やすことにより他の機能を削ったり、あるいはキ
ャッシュバイパス機構自体を削除しなければならないと
いう問題がある。
【０００５】
【課題を解決するための手段】第１の本発明のキャッシ
ュバイパス回路は、キャッシュミスヒット時におけるキ
ャッシュ登録の間、キャッシュミスヒット時のリクエス
トアドレスをベースにしてキャッシュ登録単位の範囲内
で主記憶からのデータ転送単位に歩進させながら登録ア
ドレスとして保持しておくとともに、主記憶からの読出
しデータを前記データ転送単位に交互に２つ以上のメモ
リリードデータレジスタに保持しておきこの間にリクエ
スト元からのキャッシュ索引アドレスが前記登録アドレ
スと一致すれば、その時の主記憶からの読み出しデータ
を前記メモリリードデータレジスタ又はキャッシュから
前記メモリリードデータレジスタを優先的に読み出し
て、前記リクエスト元に出力データとして出力する事を
特徴とする。
ュバイパス回路は、キャッシュミスヒット時におけるキ
ャッシュ登録の間、キャッシュミスヒット時のリクエス
トアドレスをベースにしてキャッシュ登録単位の範囲内
で主記憶からのデータ転送単位に歩進させながら登録ア
ドレスとして保持しておくとともに、主記憶からの読出
しデータを前記データ転送単位に交互に２つ以上のメモ
リリードデータレジスタに保持しておきこの間にリクエ
スト元からのキャッシュ索引アドレスが前記登録アドレ
スと一致すれば、その時の主記憶からの読み出しデータ
を前記メモリリードデータレジスタ又はキャッシュから
前記メモリリードデータレジスタを優先的に読み出し
て、前記リクエスト元に出力データとして出力する事を
特徴とする。
【０００６】第２の本発明のキャッシュバイパス回路
は、キャッシュアクセスアドレスをキャッシュミスヒッ
ト時に格納し、次のキャッシュミスヒットまで保持し続
け、リクエストアドレスを出力するメモリリードリクエ
ストアドレスレジスタと、該リクエストアドレスを入力
し、主記憶からメモリリードデータが入力してくる毎に
前記リクエストアドレスの歩進を行い、登録アドレスを
出力する登録アドレスカウンタと、前記登録アドレスと
リクエスト元からのキャッシュ索引アドレスを入力し、
キャッシュミスヒット時からキャッシュ登録が完了する
までの間登録アドレスをアクセクアドレスとして出力
し、前述以外の場合はキャッシュ索引アドレスをアクセ
スアドレスとして出力するアクセスアドレス選択回路
と、前記キャッシュ索引アドレスとリクエストアドレス
を入力し、キャッシュ登録単位アドレスが一致した時ア
ドレス一致信号を出力するアドレス比較回路と、メモリ
リードデータを入力しキャッシュ登録データを出力する
メモリリードデータ保持レジスタと、前記アクセスアド
レスを入力し、キャッシュアクセスアドレスを出力する
キャッシュアクセスアドレスレジスタと、前記キャッシ
ュ索引アドレスと前記登録アドレスとのキャッシュ登録
単位アドレスを比較し、一致した時に前記アドレス一致
信号が立っていた場合、キャッシュ登録中のリクエスト
元への出力データの出力を行なえるように、リードデー
タ保持Ａ信号，リードデータ保持Ｂ信号，リードデータ
選択信号及び出力データ選択信号を出力するメモリリー
ド制御回路と、前記リードデータ保持Ｂ信号が立ってい
る時に前記キャッシュ登録データを保持し、リードデー
タＢを出力するメモリリードデータレジスタＢと、前記
リードデータ保持Ａ信号が立っている時に前記キャッシ
ュ登録データを保持し、リードデータＡを出力するメモ
リリードデータレジスタＡと、キャッシュリードデータ
を入力し、キャッシュデータを出力するキャッシュリー
ドデータ保持レジスタと、前記リードデータＡとリード
データＢ入力し、前記リードデータ選択信号が立ってい
るバイトはリードデータＡの当該バイトをメモリデータ
として出力し、前記リードデータ選択信号が立っていな
いバイトは、リードデータＢの当該バイトをメモリデー
タとして出力するメモリリードデータ選択回路と、前記
キャッシュデータとメモリデータを入力し、前記キャッ
シュデータ有効信号が立っている時にキャッシュデータ
を出力データとして出力し、前述以外はメモリデータを
出力データとして出力する出力データ選択回路とを有す
る事を特徴とする。
は、キャッシュアクセスアドレスをキャッシュミスヒッ
ト時に格納し、次のキャッシュミスヒットまで保持し続
け、リクエストアドレスを出力するメモリリードリクエ
ストアドレスレジスタと、該リクエストアドレスを入力
し、主記憶からメモリリードデータが入力してくる毎に
前記リクエストアドレスの歩進を行い、登録アドレスを
出力する登録アドレスカウンタと、前記登録アドレスと
リクエスト元からのキャッシュ索引アドレスを入力し、
キャッシュミスヒット時からキャッシュ登録が完了する
までの間登録アドレスをアクセクアドレスとして出力
し、前述以外の場合はキャッシュ索引アドレスをアクセ
スアドレスとして出力するアクセスアドレス選択回路
と、前記キャッシュ索引アドレスとリクエストアドレス
を入力し、キャッシュ登録単位アドレスが一致した時ア
ドレス一致信号を出力するアドレス比較回路と、メモリ
リードデータを入力しキャッシュ登録データを出力する
メモリリードデータ保持レジスタと、前記アクセスアド
レスを入力し、キャッシュアクセスアドレスを出力する
キャッシュアクセスアドレスレジスタと、前記キャッシ
ュ索引アドレスと前記登録アドレスとのキャッシュ登録
単位アドレスを比較し、一致した時に前記アドレス一致
信号が立っていた場合、キャッシュ登録中のリクエスト
元への出力データの出力を行なえるように、リードデー
タ保持Ａ信号，リードデータ保持Ｂ信号，リードデータ
選択信号及び出力データ選択信号を出力するメモリリー
ド制御回路と、前記リードデータ保持Ｂ信号が立ってい
る時に前記キャッシュ登録データを保持し、リードデー
タＢを出力するメモリリードデータレジスタＢと、前記
リードデータ保持Ａ信号が立っている時に前記キャッシ
ュ登録データを保持し、リードデータＡを出力するメモ
リリードデータレジスタＡと、キャッシュリードデータ
を入力し、キャッシュデータを出力するキャッシュリー
ドデータ保持レジスタと、前記リードデータＡとリード
データＢ入力し、前記リードデータ選択信号が立ってい
るバイトはリードデータＡの当該バイトをメモリデータ
として出力し、前記リードデータ選択信号が立っていな
いバイトは、リードデータＢの当該バイトをメモリデー
タとして出力するメモリリードデータ選択回路と、前記
キャッシュデータとメモリデータを入力し、前記キャッ
シュデータ有効信号が立っている時にキャッシュデータ
を出力データとして出力し、前述以外はメモリデータを
出力データとして出力する出力データ選択回路とを有す
る事を特徴とする。
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図であり、メモリリクエストアドレスレジスタ１，
登録アドレスカウンタ２，アクセスアドレス選択回路
３，アドレス比較回路４，メモリリードデータ保持レジ
スタ５，キャッシュアクセスアドレスレジスタ６，キャ
ッシュ７，２つのメモリリードデータレジスタ８，９，
キャッシュリードデータ保持レジスタ１０，メモリリー
ドデータ選択回路１１，メモリリード制御回路１２及び
出力データ選択回路１３から構成される。
ック図であり、メモリリクエストアドレスレジスタ１，
登録アドレスカウンタ２，アクセスアドレス選択回路
３，アドレス比較回路４，メモリリードデータ保持レジ
スタ５，キャッシュアクセスアドレスレジスタ６，キャ
ッシュ７，２つのメモリリードデータレジスタ８，９，
キャッシュリードデータ保持レジスタ１０，メモリリー
ドデータ選択回路１１，メモリリード制御回路１２及び
出力データ選択回路１３から構成される。
【０００９】キャッシュ７は、ライト指示１１８が
“１”の場合、キャッシュ登録データ１０７をキャッシ
ュアクセスアドレス１０５にて示されたアドレスに対し
て書き込み、ライト指示１１８が“０”の時には、キャ
ッシュアクセスアドレス１０５にて読み出されたキャッ
シュ７の内容をキャッシュリードデータ１０８として出
力する。
“１”の場合、キャッシュ登録データ１０７をキャッシ
ュアクセスアドレス１０５にて示されたアドレスに対し
て書き込み、ライト指示１１８が“０”の時には、キャ
ッシュアクセスアドレス１０５にて読み出されたキャッ
シュ７の内容をキャッシュリードデータ１０８として出
力する。
【００１０】メモリリードリクエストアドレスレジスタ
１は、キャッシュミスヒット時にキャッシュアクセスア
ドレス１０５を格納し、次のキャッシュミスヒットまで
保持し続け、リクエストアドレス１０２を出力する。登
録アドレスカウンタ２は、このリクエストアドレス１０
２を入力し、メモリリードデータ１００が主記憶から読
み出されてくる毎に、図２に示す順番にてリクエストア
ドレス１０２をベースに歩進を行い、登録アドレス１０
３として出力する。
１は、キャッシュミスヒット時にキャッシュアクセスア
ドレス１０５を格納し、次のキャッシュミスヒットまで
保持し続け、リクエストアドレス１０２を出力する。登
録アドレスカウンタ２は、このリクエストアドレス１０
２を入力し、メモリリードデータ１００が主記憶から読
み出されてくる毎に、図２に示す順番にてリクエストア
ドレス１０２をベースに歩進を行い、登録アドレス１０
３として出力する。
【００１１】アクセスアドレス選択回路３は、登録アド
レス１０３とキャッシュ索引アドレス１０１を入力し、
キャッシュミスヒット時からキャッシュ登録が完了する
までの間登録アドレス１０３をアクセスアドレス１０４
として出力し、前述以外の場合はキャッシュ索引アドレ
ス１０１をアクセスアドレス１０４として出力する。
レス１０３とキャッシュ索引アドレス１０１を入力し、
キャッシュミスヒット時からキャッシュ登録が完了する
までの間登録アドレス１０３をアクセスアドレス１０４
として出力し、前述以外の場合はキャッシュ索引アドレ
ス１０１をアクセスアドレス１０４として出力する。
【００１２】アドレス比較回路４は、キャッシュ索引ア
ドレス１０１とリクエストアドレス１０２を入力し、キ
ャッシュ登録単位アドレスが一致した時、アドレス一致
信号１０６を出力する。メモリリードデータ保持レジス
タ５は、メモリリードデータ１００を入力し、キャッシ
ュ登録データ１０７を出力する。キャッシュアクセスア
ドレスレジスタ６は、アクセスアドレス１０４を入力
し、キャッシュアクセスアドレス１０５を出力する。
ドレス１０１とリクエストアドレス１０２を入力し、キ
ャッシュ登録単位アドレスが一致した時、アドレス一致
信号１０６を出力する。メモリリードデータ保持レジス
タ５は、メモリリードデータ１００を入力し、キャッシ
ュ登録データ１０７を出力する。キャッシュアクセスア
ドレスレジスタ６は、アクセスアドレス１０４を入力
し、キャッシュアクセスアドレス１０５を出力する。
【００１３】メモリリードデータレジスタ８は、リード
データ保持信号１０９が“１”の時にキャッシュ登録デ
ータ１０７を保持し、リードデータ１１３を出力する。
メモリリードテータレジスタ９は、リードデータ保持信
号１１０が“１”の時にキャッシュ登録データ１０７を
保持し、リードデータ１１４を出力する。キャッシュリ
ードデータ保持レジスタ１０は、キャッシュリードデー
タ１０８を入力し、キャッシュデータ１１５を出力す
る。
データ保持信号１０９が“１”の時にキャッシュ登録デ
ータ１０７を保持し、リードデータ１１３を出力する。
メモリリードテータレジスタ９は、リードデータ保持信
号１１０が“１”の時にキャッシュ登録データ１０７を
保持し、リードデータ１１４を出力する。キャッシュリ
ードデータ保持レジスタ１０は、キャッシュリードデー
タ１０８を入力し、キャッシュデータ１１５を出力す
る。
【００１４】メモリリードデータ選択回路１１は、リー
ドデータ１１４とリードデータ１１３を入力し、リード
データ選択信号１１１が“１”の時にリードデータ１１
４をメモリデータ１１６として出力し、前述以外の時は
リードデータ１１３をメモリデータ１１６として出力す
る。出力データ選択回路１３は、キャッシュデータ１１
５とメモリデータ１１６を入力し、出力データ選択信号
１１２が“１”の時にキャッシュデータ１１５を出力デ
ータ１１７として出力し、前述以外はメモリデータ１１
６を出力データ１１７として出力する。
ドデータ１１４とリードデータ１１３を入力し、リード
データ選択信号１１１が“１”の時にリードデータ１１
４をメモリデータ１１６として出力し、前述以外の時は
リードデータ１１３をメモリデータ１１６として出力す
る。出力データ選択回路１３は、キャッシュデータ１１
５とメモリデータ１１６を入力し、出力データ選択信号
１１２が“１”の時にキャッシュデータ１１５を出力デ
ータ１１７として出力し、前述以外はメモリデータ１１
６を出力データ１１７として出力する。
【００１５】メモリリード制御回路１２は、キャッシュ
索引アドレス１０１と登録アドレス１０３とのキャッシ
ュ登録単位アドレスを比較し一致した時にアドレス一致
信号１０６が“１”の場合、図２に示すようなアルゴリ
ズムに従ってリードデータ保持信号１１０とリードデー
タ保持信号１０９とリードデータ選択信号１１１と出力
データ選択信号１１２を出力する。
索引アドレス１０１と登録アドレス１０３とのキャッシ
ュ登録単位アドレスを比較し一致した時にアドレス一致
信号１０６が“１”の場合、図２に示すようなアルゴリ
ズムに従ってリードデータ保持信号１１０とリードデー
タ保持信号１０９とリードデータ選択信号１１１と出力
データ選択信号１１２を出力する。
【００１６】図２において、Ａ，Ｂ，Ｃ，Ｄは、キャッ
シュ登録単位が４つのデータ転送単位から成るとした場
合における、主記憶からメモリリードデータ保持レジス
タ５へのリプライデータに対応する登録アドレス１０３
の位置を指す。したがって、例えば、「Ａで一致」と
は、主記憶からの１つ目のリプライデータに対応する登
録アドレス１０３と同じキャッシュ索引アドレス１０１
が入力した場合を意味する。
シュ登録単位が４つのデータ転送単位から成るとした場
合における、主記憶からメモリリードデータ保持レジス
タ５へのリプライデータに対応する登録アドレス１０３
の位置を指す。したがって、例えば、「Ａで一致」と
は、主記憶からの１つ目のリプライデータに対応する登
録アドレス１０３と同じキャッシュ索引アドレス１０１
が入力した場合を意味する。
【００１７】次に、本実施例の動作について、キャッシ
ュ登録単位が４つのデータ転送単位から成るとして説明
する。
ュ登録単位が４つのデータ転送単位から成るとして説明
する。
【００１８】先ず、キャッシュヒットの場合は、前述の
ようにアクセスアドレス選択回路３はキャッシュ索引ア
ドレス１０１を選択し、また、図２により、メモリリー
ド制御回路１２は出力データ選択信号１１２を“１”に
するため、出力データ選択回路１３はキャッシュリード
データ保持レジスタ１０を選択し、キャッシュ７からの
キャッシュリードデータ１０８がキャッシュリードデー
タ保持レジスタ１０を経てリクエスト元に出力される。
ようにアクセスアドレス選択回路３はキャッシュ索引ア
ドレス１０１を選択し、また、図２により、メモリリー
ド制御回路１２は出力データ選択信号１１２を“１”に
するため、出力データ選択回路１３はキャッシュリード
データ保持レジスタ１０を選択し、キャッシュ７からの
キャッシュリードデータ１０８がキャッシュリードデー
タ保持レジスタ１０を経てリクエスト元に出力される。
【００１９】次に、キャッシュミスの場合には、アクセ
スアドレス選択回路３は登録アドレスカウンタ２，出力
データ選択回路１３はメモリリードデータ選択回路１１
をそれぞれ選択する。キャッシュアクセスアドレス１０
５はメモリリードリクエストアドレスレジスタ１を経て
登録アドレスカウンタ２にてデータ転送単位にカウント
アップされ、更に、アクセスアドレス選択回路３，キャ
ッシュアドレレジスタ６及びメモリリードリクエストア
ドレスレジスタ１を経て登録アドレスカウンタ２でカウ
ントアップされる。
スアドレス選択回路３は登録アドレスカウンタ２，出力
データ選択回路１３はメモリリードデータ選択回路１１
をそれぞれ選択する。キャッシュアクセスアドレス１０
５はメモリリードリクエストアドレスレジスタ１を経て
登録アドレスカウンタ２にてデータ転送単位にカウント
アップされ、更に、アクセスアドレス選択回路３，キャ
ッシュアドレレジスタ６及びメモリリードリクエストア
ドレスレジスタ１を経て登録アドレスカウンタ２でカウ
ントアップされる。
【００２０】以上の処理ループは、本説明ではキャッシ
ュ登録単位が４つのデータ転送単位から成るとしている
ため、３回繰り返されることになる。このとき、キャッ
シュアクセスアドレス１０５で指定されるキャッシュ７
の番地に、主記憶から読み出されてきたメモリリードデ
ータ１００がキャッシュ登録データ１０７として書き込
まれる。
ュ登録単位が４つのデータ転送単位から成るとしている
ため、３回繰り返されることになる。このとき、キャッ
シュアクセスアドレス１０５で指定されるキャッシュ７
の番地に、主記憶から読み出されてきたメモリリードデ
ータ１００がキャッシュ登録データ１０７として書き込
まれる。
【００２１】この間にもリクエスト元からのリクエスト
がキャッシュ索引アドレス１０１を伴って入力してく
る。ただし、キャッシュ登録であるから、キャッシュ登
録アドレス１０１は、アクセスアドレス選択回路３で選
択されず、アドレス比較回路４において、リクエストア
ドレス１０２との比較の対象になる。
がキャッシュ索引アドレス１０１を伴って入力してく
る。ただし、キャッシュ登録であるから、キャッシュ登
録アドレス１０１は、アクセスアドレス選択回路３で選
択されず、アドレス比較回路４において、リクエストア
ドレス１０２との比較の対象になる。
【００２２】この比較の結果、キャッシュ索引アドレス
１０１がキャッシュ登録中のキャッシュ登録単位に含ま
れていることがわかると、メモリリード制御回路１１２
は、図２に示した論理表に従って、以下のような制御を
行う。
１０１がキャッシュ登録中のキャッシュ登録単位に含ま
れていることがわかると、メモリリード制御回路１１２
は、図２に示した論理表に従って、以下のような制御を
行う。
【００２３】メモリリード制御回路１２において、キャ
ッシュ索引アドレス１０１と登録アドレス１０３が、キ
ャッシュ登録単位のうちで奇数番目のデータ転送単位に
おいて一致した場合、すなわち、図２においてＡ又はＣ
で一致した場合、その時のキャッシュ登録データ１０７
は、メモリリードデータ９，メモリリードデータ選択回
路１１及び出力データ選択回路１３を経て、直接にリク
エスト元に出力データ１１７として出力される。
ッシュ索引アドレス１０１と登録アドレス１０３が、キ
ャッシュ登録単位のうちで奇数番目のデータ転送単位に
おいて一致した場合、すなわち、図２においてＡ又はＣ
で一致した場合、その時のキャッシュ登録データ１０７
は、メモリリードデータ９，メモリリードデータ選択回
路１１及び出力データ選択回路１３を経て、直接にリク
エスト元に出力データ１１７として出力される。
【００２４】また、偶数番目のデータ転送単位で一致し
た場合は、メモリリードデータレジスタ８，メモリリー
ドデータ選択回路１１及び出力データ選択回路１３を経
て、直接にリクエスト元に出力される。
た場合は、メモリリードデータレジスタ８，メモリリー
ドデータ選択回路１１及び出力データ選択回路１３を経
て、直接にリクエスト元に出力される。
【００２５】また、キャッシュ索引アドレス１０１が登
録アドレス１０３と一致しない場合には、キャッシュ登
録データ１０７はメモリリードデータレジスタ８，９に
保持されるに留まり外部には出力されない。
録アドレス１０３と一致しない場合には、キャッシュ登
録データ１０７はメモリリードデータレジスタ８，９に
保持されるに留まり外部には出力されない。
【００２６】なお、メモリリードデータレジスタを２つ
設けたのは、キャッシュ索引は連続したアドレスについ
て行われることが多いというプログラム属性と、２つの
データ転送単位につき各半分のビット幅のデータを合成
することによって１つのデータを得たい場合に対応する
ための措置である。
設けたのは、キャッシュ索引は連続したアドレスについ
て行われることが多いというプログラム属性と、２つの
データ転送単位につき各半分のビット幅のデータを合成
することによって１つのデータを得たい場合に対応する
ための措置である。
【００２７】なお、以上の実施例においては、メモリリ
ードデータレジスタを２つ設けているが、本発明はこれ
に限定されることなく、３つ以上であってもよい。この
場合、メモリリード制御回路１２は、各メモリリードデ
ータレジスタ対応に、リードデータ保持信号を出力する
ことになる。
ードデータレジスタを２つ設けているが、本発明はこれ
に限定されることなく、３つ以上であってもよい。この
場合、メモリリード制御回路１２は、各メモリリードデ
ータレジスタ対応に、リードデータ保持信号を出力する
ことになる。
【００２８】
【発明の効果】以上説明したように本発明は、データ転
送単位分のメモリリードデータレジスタを２つ以上設け
てキャッシュバイパスを行うことが出来る構成とした
為、キャッシュ登録単位が大きければ大きいほどゲート
削減量が大きく、その為、ワンチップ化した情報処理装
置の性能を上げるという効果がある。
送単位分のメモリリードデータレジスタを２つ以上設け
てキャッシュバイパスを行うことが出来る構成とした
為、キャッシュ登録単位が大きければ大きいほどゲート
削減量が大きく、その為、ワンチップ化した情報処理装
置の性能を上げるという効果がある。
【００２９】なお、本発明によると、同一アドレスに対
する連続アクセスがあった場合には、従来より性能が低
下することになるが、プログラムの属性から、そのよう
なアクセス態様となる確率は低いため、その影響は軽徴
である。
する連続アクセスがあった場合には、従来より性能が低
下することになるが、プログラムの属性から、そのよう
なアクセス態様となる確率は低いため、その影響は軽徴
である。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明のリプライデータ形式を表したものであ
る。
る。
【符号の説明】 １ メモリリードリクエストアドレスレジスタ ２ 登録アドレスカウンタ ３ アクセスアドレス選択回路 ４ アドレス比較回路 ５ メモリリードデータ保持レジスタ ６ キャッシュアクセスアドレスレジスタ ７ キャッシュ ８ メモリリードデータレジスタ ９ メモリリードデータレジスタ １０ キャッシュリードデータ保持レジスタ １１ メモリリードデータ選択回路 １２ メモリリード制御回路 １３ 出力データ選択回路。
Claims (3)
- 【請求項１】 キャッシュミスヒット時におけるキャッ
シュ登録の間、キャッシュミスヒット時のリクエストア
ドレスをベースにしてキャッシュ登録単位の範囲内で主
記憶からのデータ転送単位に歩進させながら登録アドレ
スとして保持しておくとともに、主記憶からの読出しデ
ータを前記データ転送単位に交互に２つ以上のメモリリ
ードデータレジスタに保持しておきこの間にリクエスト
元からのキャッシュ索引アドレスが前記登録アドレスと
一致すれば、その時の主記憶からの読み出しデータを前
記メモリリードデータレジスタ又はキャッシュから前記
メモリリードデータレジスタを優先的に読み出して、前
記リクエスト元に出力データとして出力する事を特徴と
するキャッシュバイパス回路。 - 【請求項２】 キャッシュアクセスアドレスをキャッシ
ュミスヒット時に格納し、次のキャッシュミスヒットま
で保持し続け、リクエストアドレスを出力するメモリリ
ードリクエストアドレスレジスタと、 該リクエストアドレスを入力し、主記憶からメモリリー
ドデータが入力してくる毎に前記リクエストアドレスの
歩進を行い、登録アドレスを出力する登録アドレスカウ
ンタと、 前記登録アドレスとリクエスト元からのキャッシュ索引
アドレスを入力し、キャッシュミスヒット時からキャッ
シュ登録が完了するまでの間登録アドレスをアクセクア
ドレスとして出力し、前述以外の場合はキャッシュ索引
アドレスをアクセスアドレスとして出力するアクセスア
ドレス選択回路と、 前記キャッシュ索引アドレスとリクエストアドレスを入
力し、キャッシュ登録単位アドレスが一致した時アドレ
ス一致信号を出力するアドレス比較回路と、 メモリリードデータを入力しキャッシュ登録データを出
力するメモリリードデータ保持レジスタと、 前記アクセスアドレスを入力し、キャッシュアクセスア
ドレスを出力するキャッシュアクセスアドレスレジスタ
と、 前記キャッシュ索引アドレスと前記登録アドレスとのキ
ャッシュ登録単位アドレスを比較し、一致した時に前記
アドレス一致信号が立っていた場合、キャッシュ登録中
のリクエスト元への出力データの出力を行なえるよう
に、リードデータ保持Ａ信号，リードデータ保持Ｂ信
号，リードデータ選択信号及び出力データ選択信号を出
力するメモリリード制御回路と、 前記リードデータ保持Ｂ信号が立っている時に前記キャ
ッシュ登録データを保持し、リードデータＢを出力する
メモリリードデータレジスタＢと、 前記リードデータ保持Ａ信号が立っている時に前記キャ
ッシュ登録データを保持し、リードデータＡを出力する
メモリリードデータレジスタＡと、 キャッシュリードデータを入力し、キャッシュデータを
出力するキャッシュリードデータ保持レジスタと、 前記リードデータＡとリードデータＢ入力し、前記リー
ドデータ選択信号が立っているバイトはリードデータＡ
の当該バイトをメモリデータとして出力し、前記リード
データ選択信号が立っていないバイトは、リードデータ
Ｂの当該バイトをメモリデータとして出力するメモリリ
ードデータ選択回路と、 前記キャッシュデータとメモリデータを入力し、前記キ
ャッシュデータ有効信号が立っている時にキャッシュデ
ータを出力データとして出力し、前述以外はメモリデー
タを出力データとして出力する出力データ選択回路とを
有する事を特徴とするキャッシュバイパス回路。 - 【請求項３】 前記メモリリードデータレジスタＡ及び
メモリリードデータレジスタＢの代りに３つ以上のメモ
リリードデータレジスタを設けるとともに、前記メモリ
リード制御回路は、前記リードデータ保持Ａ信号及びリ
ードデータ保持Ｂ信号の代りに、各メモリリードデータ
レジスタ対応にリードデータ保持信号を出力するように
したことを特徴とする請求項２記載のキャッシュバイパ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309147A JPH09146837A (ja) | 1995-11-28 | 1995-11-28 | キャッシュバイパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309147A JPH09146837A (ja) | 1995-11-28 | 1995-11-28 | キャッシュバイパス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146837A true JPH09146837A (ja) | 1997-06-06 |
Family
ID=17989483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7309147A Pending JPH09146837A (ja) | 1995-11-28 | 1995-11-28 | キャッシュバイパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146837A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415844A (ja) * | 1990-05-09 | 1992-01-21 | Nec Ibaraki Ltd | キャッシュメモリ制御回路 |
-
1995
- 1995-11-28 JP JP7309147A patent/JPH09146837A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415844A (ja) * | 1990-05-09 | 1992-01-21 | Nec Ibaraki Ltd | キャッシュメモリ制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |