JPH02176839A

JPH02176839A - 情報処理装置

Info

Publication number: JPH02176839A
Application number: JP63330149A
Authority: JP
Inventors: Kenji Sakagami; 健二坂上
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1990-07-10
Anticipated expiration: 2010-01-30
Also published as: KR900010565A; EP0376253B1; DE68927853D1; EP0376253A2; JPH077355B2; EP0376253A3; KR920005296B1; DE68927853T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、情報処理装置に関し、特に、比較的容量が大
きく且つ所定サイズの複数のブロックに分割された主メ
モリと、主メモリに比較して容量が小さく且つ高速処理
の可能なキャッシュメモリとを備えるバイラ−キシステ
ムに適用して好適な情報処理装置に関する。

（従来の技術）第５図は、従来の情報処理装置の概略構成図で、キャッ
シュメモリを用いたマイクロプロセッサシステムを例示
するものである。また、第６図は、第５図のキャッシュ
メモリの詳細を示すものである。

第５図及び第６図に示すように、キャッシュメモリ５４
はディレクトリ部５５とデータメモリ部５６とを有する
。このメモリ５４はアドレスバス５２及びデータバス５
３を通じてプロセッサ５１に接続され、且つアドレスバ
ス５７とデータバス５８を通じてシステムバス５９に接
続されている。

なお、システムバス５９にはアドレスバス６０とデータ
バス６１を介して主記憶装置６４が、またアドレスバス
６２とデータバス６３を通じてＩ１０装置６５がそれぞ
れ接続されている。今、主記憶装置６４の領域を所定サ
イズの単位毎に分割し、それらをそれぞれブロックと呼
ぶ。これらの各ブロックに格納されるデータをデータブ
ロックと呼び、このデータブロック単位で主記憶装置６
４の内容をキャッシュメモリ５４に格納したり、キャッ
シュメモリ５４の内容を主記憶装置６４に追い出しする
。これらの各ブロックには、主記憶装置６４のアドレス
に対応するブロック番号が付加されている。これらのブ
ロック番号をタグ情報と呼ぶ。主記憶装置６４の各ブロ
ックをキャッシュメモリ５４上にマツピングする場合、
キャッシュメモリ５４のデータメモリ部５６に各ブロッ
ク内のデータブロックを格納し、ディレクトリ部５５の
タグ情報部６６にはタグ情報を格納し、タグ有効ビット
部６７にはそのタグ情報の有効性を示すバリッドピット
が格納される。

さて、かかる構成においてプロセッサ５１によるデータ
のアクセスは次のようにして行われる。

即ち、第６図において、要求データのアドレス情報をキ
ャッシュメモリ５４に入力する。キャッシュメモリ５４
は、そのアドレス情報を基にして、タグ情報部６６にあ
るタグ情報を検索する。この動作は、比較器６８で、プ
ロセッサ５１からアドレスバス５２に送出されるアドレ
スと、タグ情報部６６から出力されるタグ情報とを比較
器６８で比較することによって行なわれる。比較器６８
からのヒツト／ミスヒツト出力６９によってその検索結
果が得られる。そして、タグ情報部６６にアドレス情報
に一致するタグ情報が存在した場合、これをヒツトした
といい、プロセッサ５】は該当するデータをアクセスす
る。これに対して、一致するタグ情報が存在しない場合
、ミスヒツトしたといい、この場合は、プロセッサ５１
の要求するデータがキャッシュメモリ５４上に存在しな
い。

この場合には、要求するデータが格納されている主記憶
装置６４上のブロックのデータをキャッシュメモリ５４
（データメモリ部５６）の空きブロックに格納するトラ
ップ処理を行なう。このとき、キャッシュメモリ５４（
データメモリ部５６）に空きブロックが存６−シない場
合には、キャッシュメモリ５４（データメモリ部５６）
のブロックのうちの不要データを格納しているブロック
からその不要データを主記憶装置６４に追い出して空き
ブロックを作り、その空きブロックに主記憶装置６４か
ら必要なブロックのデータを転送し格納する。

さて、主記憶装置６４上のブロックをキャッシュメモリ
５４に割り付ける方法には、フルアソシアティブ方式、
ダイレクトマツピング方式及びセットアソシアティブ方
式等が知られている。ここでは、ダイレクトマツピング
方式を取り上げて説明する。ダイレクトマツピング方式
は、主記憶装置６４上のブロックをキャッシュメモリ５
４上の特定のブロックにマツピングするものである。

第７図は、３２ビツトのマイクロプロセッサによって駆
動されるキャッシュメモリであって、ダイレクトマツピ
ング方式のキャッシュメモリの構成例を示すブロック図
である。ここで、マイクロプロセッサのアドレスレジス
タ７５等に出力するアドレスａｏ−ａ３１はバイトアド
レスであるとする。ここでは、１ワードが３２ビツトな
ので、ワードへのアクセスはアドレスの上位の３０ビツ
トを使い、下位２ビツトで１ワードを構成する４個のバ
イトデータ中の１個を指定する。よって、第７図ではワ
ードのアクセスにａ３１〜ａ２の３０ビツトを使用して
いる。１データブロツクは、データメモリ部５６で４ワ
ード（１６バイト）、ディレクトリ部５５で１８ビツト
（タグ情報に１７ビツト、バリッドピットに１ビツト）
の構成になっている。つまり、データブロックサイズは
４ワード（４サブブロツク）になっている。また、ブロ
ックのエントリ数は２”−２０４８個になっている。さ
て、第７図において、データメモリ部５６には書き込み
バッフ７７０を通じてデータの書込みが行なわれ、デー
タメモリ部５６から読み出しバッファ７１を介してデー
タの読出しが行なわれる。一方、ディレクトリ部５５に
は書き込みバッファ７２を通じてバリッドビットライト
データ７７の書込みが行なわれ、ディレクトリ部５５か
ら読み出しバッファ７３を介してデータの読出しが行な
われる。ディレクトリ部５５から読出したデータのうち
、タグＨ効ビット部６７からの読出したデータは、バリ
ッドビット７４として取り出されて比較器６８に与えら
れる。

さて、かかる構成において、次に、マイクロプロセッサ
がこのキャッシュメモリ５４からデータの読出しを行な
う場合の動作を説明する。

先ず、マイクロプロセッサからアドレスａ３１〜ａ２を
アドレスレジスタ７５を通じてキャッシュメモリ５４に
入力する。このアドレス中のアドレスａ１４〜ａ４でブ
ロックのエンドリナンバーを指定する。指定されたエン
トリナンバーのブロックのデータ３２ビツト、タグ情報
１７ビツト、バリッドピット１ビツトがリードされる。

このとき、１ブロツクを構成する４ワードの中から１ワ
ードを指定するが、これはアドレスａ　３　ｓ　ａ　２
で行なう。次に、比較器６８で、アドレスａ３１〜ａ１
５と、リードしたタグ情報の１７ビツトとを比較する。

この比較の結果が一致し、且つリードしたバリッドピッ
ト７４が１″で有効であるときには、ヒツトしたことに
なり、比較器６８からのヒツト／ミスヒツト出力６９に
基づいてマイクロプロセッサはリードしたデータをその
まま使用する。

これに対して、比較の結果が不一致か、またはバリッド
ビット７４が“０“であった場合は、ミスヒツトとなる
。このため、マイクロプロセッサは、比較器６８からの
ヒツト／ミスヒツト出力６９に基づいて、トラップ処理
に入る。この処理の後に要求するデータをアクセスする
。

以上の方式によれば、第１表に示すように、第１表エントリナンバー（データメモリ部５６のロウアドレス
）とアドレスａ１４〜ａ４で表わされる値とがダイレク
トに一致しているのが分かる。

（発明が解決しようとする課題）従来の情報処理装置は以上のように構成されている。こ
のため、従来のキャッシュメモリにおいては１度に１ワ
ードのアクセスしかできず、任意の複数ワードのアクセ
スを１度に行なうことができない。このため、キャッシ
ュメモリを駆動するマイクロプロセッサにおいて、１回
のアクセスで任意の複数ワードをアクセスして処理速度
の向上を図る等の応用ができず、処理の高速化のネック
になっていた。

本発明は、上記に鑑みてなされたもので、その目的は、
１回のアクセスでキャッシュメモリから複数個のデータ
の読み出しを可能として、処理の高速化を実現した情報
処理装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段）本発明の第１の情報処理装置は、格納されたデータが複
数のデータブロックに分割されており、前記各データブ
ロックはそれぞれ複数のサブブロックに分割されている
主メモリと、その主メモリとの間でデータを前記データブロック単位
で相互に転送し合うキャッシュメモリと、データブロッ
クアドレスに対応する対応データブロックが前記キャッ
シュメモリに存するか否かを判断する判断手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックが存すると判断したときに、その対応データ
ブロック中のサブブロックのうちのサブブロックアドレ
スに対応する複数のサブブロックを前記キャッシュメモ
リからそれぞれ読み出す第１読出手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックが存しないと判断したときに、その対応デー
タブロックを前記主メモリから前記キャッシュメモリに
転送し、この後に前記対応データブロック中のサブブロ
ックのうちの前記サブブロックアドレスに対応する複数
のサブブロックを前記キャッシュメモリからそれぞれ読
み出す第２読出手段と、を備えるものとして構成される
。

本発明の第２の情報処理装置は、格納されたデータが複
数のデータブロックに分割されており、前記各データブ
ロックはそれぞれ複数のサブブロックに分割されている
主メモリと、その主メモリとの間でデータを前記データブロック単位
で相互に転送し合うキャッシュメモリと・データブロッ
クアドレスに対応する複数の対応データブロックの全て
が前記キャッシュメモリに存するか否かを判断する判断
手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックの全てが存すると判断したときに、それらの
各対応データブロック中のサブブロックのうちのサブブ
ロックアドレスに対応するサブブロックを前記キャッシ
ュメモリからそれぞれ読み出す第１読出手段と、前記判断子０段か前記キャッシュメモリ中に複数の前記
対応データブロックのうちの１つでもが存しないと判断
したときに、存しないと判断された対応データブロック
を前記主メモリから前記キャッシュメモリに転送し、こ
の後に複数の前記各対応データブロック中のサブブロッ
クのうちの前記サブブロックアドレスに対応するサブブ
ロックを前記キャッシュメモリからそれぞれ読み出す第
２読出手段と、を６λえるものとして構成される。

（作　用）本発明の第１の情報処理装置においては、データブロッ
クアドレスに対応する対応データブロックがキャッシュ
メモリに存するか否かが判断手段で判断吉れる。存する
と判断されれば、第１読出ｆ８段が、その対応データブ
ロックのサブブロックのうちのサブブロックアドレスに
対応する複数のサブブロックをキャッシュメモリから読
み出す。

存しないと判断されれば、第２読出手段が、主メモリか
らキャッシュメモリに、対応データブロックを転送した
後に、第１読出手段と同様に、腹数のサブブロックを読
み出す。

本発明の第２の情報処理装置においては、データブロッ
クアドレスに対応する複数の対応データブロックの全て
がキャッシュメモリに存するか否かが判断手段によって
判断される。存すると判断されれば、各対応データブロ
ックからサブブロックアドレスに対応するサブブロック
がキャッシュメモリから第１読出手段によって読み出さ
れる。

対応データブロックのうちの１つでも存しないと判断さ
れれば、第２読出手段が存しないと判断したデータブロ
ックを主メモリからキャッシュメモリに転送し、その後
に、すべての対応データブロック中の対応サブブロック
をキャッシュメモリから読み出す。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。

第１図は、本発明の一実施例に係る情報処理装置のブロ
ック図で、特に、デュアルポートのメモリをキャッシュ
メモリ５４として用いた場合を例示するものである。第
１図おいて、アドレスレジスタ７５Ａはデータメモリ部
５６のボート１へのアドレスｐｌａ３、ｐｌａ２を与え
る。また、アドレスレジスタ７５Ｂはデータメモリ部５
６のボート２へのアドレスｐ２ａ３、ｐ２ａ、２を与え
る。

また、アドレスレジスタ７５Ｃはブロックのエントリナ
ンバーを指定するアドレスａ１４〜ａ４をディレクトリ
部５５に与える。また、アドレスレジスタ７５Ｄはアド
レスａ３１〜ａ１５の１７ビツトのデータを比較器６８
に与える。一方、アドレスレジスタ７５Ｄは、このデー
タ（アドレス８３１〜ａ１５）を、書き込みバッファ７
２を通じて、バリッドビットライトデータ７７と共に都
合１８ビツトとしてディレクトリ部５５のタグ情報部６
６に与える。また、読み出しバッフ７７６はデータメモ
リ部５６のボート２のデータ読出しに用いられる。

さて、かかる構成の装置は次のように動作する。

即ち、マイクロプロセッサから、２つのワードを指定す
るためのアドレスとして、アドレスａ３１〜ａ４なる共
通アドレスが、アドレスレジスタ７５Ｃ及びアドレスレ
ジスタ７５Ｄを通じてディレクトリ部５５に入力され、
且つデータメモリ部５６のボートを指定するアドレスｐ
ｌａ３、ｐｌａ２；ｐ２ａ３、ｐ２ａ２がアドレスレジ
スタ７５Ａ及びアドレスレジスタ７５Ｂを通じてデータ
メモリ部５６に人力される。そして、デュアルボー１・
構成のデータメモリ部５６のボート１のデータ指定はア
ドレスｐｌａ３、ｐｌａ２で行なわれ、ボート２のデー
タ指定はアドレスｐ２ａ３．１）　２　Ｂ　２にて行な
う。ここにおいても、１度にリードできるワードは同一
ブロック内のものに限られているので、キャッシュミス
検出機能及びリプレイス機能等は従来と同じでよい。

第２図は、本発明の第２の実施例に係る情報処理装置の
ブロック図である。この第２図が第１図の構成と異なる
点は、第１図では１ブロツク４ワードの２０４８エント
リ構成であったものを、第２図では１ブロツク８ワード
の１０２４エントリ構成とした点にある。ちなみに、ア
ドレスレジスタ７５Ａとアドレスレジスタ７５Ｂは、デ
ータメモリ部５６にそれぞれボート１のアドレスｐｌａ
４〜ｐｌａ２とボート２のアドレスｐ２ａ４〜ｐ２ａ２
を与える。また、アドレスレジスタ７５Ｃはアドレスａ
１４〜ａ５でブロックのエンドリナンバーを指定するア
ドレスをディレクトリ部５５に与える。

第１図の構成では同時にリードできるワードは、４個の
ワードのうちの２個であったが、本実施例の構成では８
個のワードのうちの２個となり、プログラムの自由度が
大きくなるという利点がある。

なお、第１図及び第２図中の各データメモリ部５６は、
共に、リードボートが２ボートで、ライトボートが１ボ
ートであり、さらにリードとライトは同時にできないが
、１度に同一ブロック内のデータであれば、任意の２個
のデータをリードすることができる。

第１図及び第２図において、キャッシュメモリ５４とし
て３ボ一ト以上の出力ボートのものを用いることもでき
る。この場合には、それらのボート数に応じた数のワー
ドを読み出すことができる。

第３図は、本発明の第３の実施例に係る情報処理装置の
ブロック図である。第３図の装置と先の第１及び第２の
実施例との異なる点は、データメモリ部５６のリードボ
ートを２ボート構造とした第１及び第２実施例に対し、
データメモリ部５６だけでなく、ディレクトリ部５５も
リードボートを２ボート構成とした点にある。同第３図
において、アドレスレジスタ７５Ｃとアドレスレジスタ
７５Ｅはディレクトリ部５５にそれぞれボート１のアド
レスｐｌａ１４〜ｐｌａ４とボート２のアドレスｐ２ａ
　１４〜ｐ２ａ４を与える。また、アドレスレジスタ７
５Ｄ及びアドレスレジスタ７５Ｆは、それぞれ比較器６
８と比較Ｗ６８Ｂにボート１のアドレスｐｌａ３１〜ｐ
ｌａ１５とボート２のアドレスｐ２ａ３１〜ｐ２ａ１５
を与える。

ちなみに、比較器６８Ｂは、ディレクトリ部５５から読
み出しバッファ７３Ｂを通じてディレクトリ部５５のボ
ート２のデータをもらい、ヒツト／ミスヒツト出力６９
Ｂを出力する。

以上のような構成とした結果、同時にリードできるワー
ドは、同一ブロック内のものに限られることなく、任意
のブロックから選んでリードすることができる。また、
この場合、キャッシュミス検出のために比較器６８と比
較器６８Ｂが２系統で作用する。これは、同時にリード
したデータが共にキャッシュメモリ５４に存在し、ヒツ
ト／ミスヒツト出力６９及びヒツト／ミスヒツト出力６
９Ｂがいずれも“１″になった場合のみをよしとするた
めである。そして、少なくともいずれか一方が、“Ｏ゛
となった場合には、リプレース等のトラップ処理を行な
わせる。

この第３図において、各データブロックから複数のワー
ドを読み出すように構成することもできる。

第４図は、第１図から第３図に示した本発明の各実施例
に適用される３２ビツトマイクロプロセツサの処理ブロ
ックダイアグラムを示すものである。ここでは、キャッ
シュメモリ５４はデータキャッシュと命令キャッシュと
に分離し、データキャッシュのみを第１図〜第３図の如
く構成した場合について用いるマイクロプロセッサを示
す。なお、命令キャッシュもデータキャッシュと同様に
構成してもよいのは当然である。第４図において、命令
キャッシュユニット３はシステムバス５９にデータバス
３Ａとアドレスバス３Ｂで接続され、■１つ命令デコー
ドタイミング発生レジスタアドレス発生ユニット５に命
令を与えるように構成されている。命令デコードタイミ
ング発生レジスタアドレス発生ユニット５は、コントロ
ール信号を発生すると共に、アドレス生成ユニット６に
プログラムカウンタの相対ジャンプのためのディスプレ
イスメントを与え、さらにワーキングレジスタ８にレジ
スタアドレスを与え、そして、セレクタ１５を介して演
算ユニット７にイシイデイエイトデータを与える。ワー
キングレジスタ８は、読出しレジスタ９，１０を通じて
、アドレス生成ユニット６に、第１のレジスタデータ１
と第２のレジスタデータ２を与える。これらの第１のレ
ジスタデータ１と第２のレジスタデータ２は、それぞれ
、セレクタ１５及びセレクタ１６を通じて演算ユニット
７にも与えられる。また、演算ユニット７からの演算バ
ス７Ａは、セレクタ１２、書込みレジスタ１３、及びセ
レクタ１４を通じてワーキングレジスタ８に接続されて
いる。そして、この書込みレジスタ１３の出力は、セレ
クタ１６を通じて、演算ユニット７に与えられる。なお
、第２のレジスタデータ２は、上記以外に、データキャ
ッシュユニット４にも第１のデータとして与えられ、ま
た書込みレジスタ１１を通じてワーキングレジスタ８に
も送られる。そして、この書込みレジスタ１１の出力端
はセレクタ１５を通じて演算ユニット７にも接続される
。一方、アドレス生成ユニット６からの命令アドレスは
命令キャッシュユニット３に送られ、第１、第２のデー
タアドレス１゜２はデータキャッシュユニット４に送ら
れ、退避アドレスはセレクタ１４を通じてワーキングレ
ジスタ８に送られる。データキャッシュユニット４はデ
ータバス４Ａとアドレスバス４Ｂを介してシステムバス
５９に接続され、さらに第２のデータ２をセレクタ１２
から書込みレジスタ１３に与える。

かかる構成において、ワーキングレジスタ８を１回で２
ワードのライトができる構造を有するものとすれば、デ
ータキャッシュユニット４上の２個のデータのリードを
１回のアクセスで行ない、リードしたデータをソースデ
ータとして演算ユニット７に与えて演算したり、ワーキ
ングレジスタ８にライトしたりすることが可能となる。

以上に述べたキャッシュメモリ（第１図〜第３図）のい
ずれかが同一の半導体チップに形成されたマイクロプロ
セッサをＩＩ４成することもできる。

以上のように、本発明の実施例によれば、従来は２ワー
ドをリードするためには２回のアクセスが必要であった
のに対して、１回のアクセスでよくなり、処理速度を大
幅に向上することができる。

即ち、デュアルポートのメモリをキャッシュメモリとし
て用いることにより、１度に２ワードのアクセスができ
、処理速度を大幅に向上できる新規の情報処理装置を得
ることができる。３ワ一ド以上の場合も、同様に、１回
のアクセスで読み出すことができる。

〔発明の効果〕

本発明によれば、１つのアクセスによってキャッシュメ
モリから複数のデータを読み出すことができ、高速処理
可能な情報処理装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る情報処理装置のブロ
ック図、第２図及び第３図は本発明の第２及び第３実施
例に係る情報処理装置のブロック図、第４図は第１図か
ら第３図の各実施例に適用する３２ビツトマイクロプロ
セツサの処理ブロックダイアグラム、第５図は従来の情
報処理装置のブロック図、第６図は第５図のキャッシュ
メモリの：Ｆｊ［ＩＩな構成を示すブロック図、第７図
は３２ビツトのマイクロプロセッサシステムで使用する
ダイレクトマツピング方式によるキャッシュメモリの構
成を例示するブロック図である。５１・・・プロセッサ、５４・・・キャッシュメモリ、
５５・・・ディレクトリ部、５６・・・データメモリ部
、６６・・・タグ情報部、６７・・・タグａ効ビット部
、６８．６８Ｂ・・・比較器、７５．７５Ａ〜７５Ｆ・
・・アドレスレジスタ。

Claims

【特許請求の範囲】１、格納されたデータが複数のデータブロックに分割さ
れており、前記各データブロックはそれぞれ複数のサブ
ブロックに分割されている主メモリと、その主メモリとの間でデータを前記データブロック単位
で相互に転送し合うキャッシュメモリと、データブロッ
クアドレスに対応する対応データブロックが前記キャッ
シュメモリに存するか否かを判断する判断手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックが存すると判断したときに、その対応データ
ブロック中のサブブロックのうちのサブブロックアドレ
スに対応する複数のサブブロックを前記キャッシュメモ
リからそれぞれ読み出す第１読出手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックが存しないと判断したときに、その対応デー
タブロックを前記主メモリから前記キャッシュメモリに
転送し、この後に前記対応データブロック中のサブブロ
ックのうちの前記サブブロックアドレスに対応する複数
のサブブロックを前記キャッシュメモリからそれぞれ読
み出す第２読出手段と、を備えることを特徴とする情報処理装置。２、格納されたデータが複数のデータブロックに分割さ
れており、前記各データブロックはそれぞれ複数のサブ
ブロックに分割されている主メモリと、その主メモリとの間でデータを前記データブロック単位
で相互に転送し合うキャッシュメモリと、データブロッ
クアドレスに対応する複数の対応データブロックの全て
が前記キャッシュメモリに存するか否かを判断する判断
手段と、前記判断手段が前記キャッシュメモリ中に前記対応デー
タブロックの全てが存すると判断したときに、それらの
各対応データブロック中のサブブロックのうちのサブブ
ロックアドレスに対応するサブブロックを前記キャッシ
ュメモリからそれぞれ読み出す第１読出手段と、前記判断手段が前記キャッシュメモリ中に複数の前記対
応データブロックのうちの１つでもが存しないと判断し
たときに、存しないと判断された対応データブロックを
前記主メモリから前記キャッシュメモリに転送し、この
後に複数の前記各対応データブロック中のサブブロック
のうちの前記サブブロックアドレスに対応するサブブロ
ックを前記キャッシュメモリからそれぞれ読み出す第２
読出手段と、を備えることを特徴とする情報処理装置。