JP3204098B2 - 動的アドレスデコードキャッシュ制御方式 - Google Patents
動的アドレスデコードキャッシュ制御方式Info
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- JP3204098B2 JP3204098B2 JP16856296A JP16856296A JP3204098B2 JP 3204098 B2 JP3204098 B2 JP 3204098B2 JP 16856296 A JP16856296 A JP 16856296A JP 16856296 A JP16856296 A JP 16856296A JP 3204098 B2 JP3204098 B2 JP 3204098B2
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- JP
- Japan
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- address
- cache
- memory
- virtual
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Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特に、仮想仮想記憶機構とキャッシュメモリとを有
する計算機システムにおけるメモリ管理方式に関する。
し、特に、仮想仮想記憶機構とキャッシュメモリとを有
する計算機システムにおけるメモリ管理方式に関する。
【０００２】
【従来の技術】従来、仮想記憶機構を備える計算機シス
テムのキャッシュ制御方式については、アクセスしよう
とする主記憶の情報がキャッシュメモリ中に存在するか
否かを検査するため、仮想アドレス、または仮想記憶機
構における仮想アドレスから物理アドレスへの変換後の
アドレス、を用いて、これらのアドレスの一部を索引
（インデックス）として、限定された領域を検査する方
式が一般的に用いられている。なお、キャッシュメモリ
においては、例えばアクセスアドレスの所定の上位ビッ
トをタグ情報、所定の中位ビットをインデックス情報、
所定の下位ビットをブロック内オフセットとし、インデ
ックス情報にてキャッシュのブロックエントリをアクセ
スし、該エントリに保持されるタグ情報とアクセスアド
レスのタグ情報の一致の有無に基づきキャッシュのヒッ
トが判定される。
テムのキャッシュ制御方式については、アクセスしよう
とする主記憶の情報がキャッシュメモリ中に存在するか
否かを検査するため、仮想アドレス、または仮想記憶機
構における仮想アドレスから物理アドレスへの変換後の
アドレス、を用いて、これらのアドレスの一部を索引
（インデックス）として、限定された領域を検査する方
式が一般的に用いられている。なお、キャッシュメモリ
においては、例えばアクセスアドレスの所定の上位ビッ
トをタグ情報、所定の中位ビットをインデックス情報、
所定の下位ビットをブロック内オフセットとし、インデ
ックス情報にてキャッシュのブロックエントリをアクセ
スし、該エントリに保持されるタグ情報とアクセスアド
レスのタグ情報の一致の有無に基づきキャッシュのヒッ
トが判定される。
【０００３】ところで仮想アドレスから物理アドレスへ
の変換した後に、検査すべきキャッシュ索引を決定する
方式は、変換が終了するまではキャッシュをアクセスで
きないことから、仮想アドレスを用いる方式よりも相対
的に低速となる。
の変換した後に、検査すべきキャッシュ索引を決定する
方式は、変換が終了するまではキャッシュをアクセスで
きないことから、仮想アドレスを用いる方式よりも相対
的に低速となる。
【０００４】一方、仮想アドレスをキャッシュメモリの
索引とする方式においては、仮想／物理アドレス変換後
に、実際にアクセスする主記憶部に対応するデータがキ
ャッシュに複数載る（同一物理アドレスに対応するエン
トリが複数存在する）という事態の発生が考えられ、こ
のような事態が生じた場合、キャッシュと主記憶との間
に不整合が生じることになる。
索引とする方式においては、仮想／物理アドレス変換後
に、実際にアクセスする主記憶部に対応するデータがキ
ャッシュに複数載る（同一物理アドレスに対応するエン
トリが複数存在する）という事態の発生が考えられ、こ
のような事態が生じた場合、キャッシュと主記憶との間
に不整合が生じることになる。
【０００５】主記憶とキャッシュとの不整合の発生を回
避するため、このような状況（キャッシュ上にデータが
重複する）が生じる可能性を検出した時点で、キャッシ
ュ上から該当領域を消去する、あるいはこのような状況
が生じた時点で、キャッシュメモリにおける最新の情報
以外は無効化するなどの方式がとられている。
避するため、このような状況（キャッシュ上にデータが
重複する）が生じる可能性を検出した時点で、キャッシ
ュ上から該当領域を消去する、あるいはこのような状況
が生じた時点で、キャッシュメモリにおける最新の情報
以外は無効化するなどの方式がとられている。
【０００６】しかし、これらの方式は消去処理などに時
間がかかるため、キャッシュ上にデータが重複する状況
自体の発生を抑止するため、仮想アドレスと主記憶物理
アドレスの対応に一定の制約条件を設ける（例えば論理
／物理アドレスの下位数ビットを互いに一致させる等）
ことにより、主記憶上のデータが、論理アドレスで索引
されたとしても、常に同一の索引となるようにした方式
がとられている。
間がかかるため、キャッシュ上にデータが重複する状況
自体の発生を抑止するため、仮想アドレスと主記憶物理
アドレスの対応に一定の制約条件を設ける（例えば論理
／物理アドレスの下位数ビットを互いに一致させる等）
ことにより、主記憶上のデータが、論理アドレスで索引
されたとしても、常に同一の索引となるようにした方式
がとられている。
【０００７】
【発明が解決しようとする課題】上記したように、従来
方式の第１の問題点は、論理アドレス索引方式では、キ
ャッシュ上の重複を避けるための仮想／物理アドレス変
換に制約が生じ、これによって、主記憶の有効利用がで
きなくなるということである。以下にこの理由を説明す
る。
方式の第１の問題点は、論理アドレス索引方式では、キ
ャッシュ上の重複を避けるための仮想／物理アドレス変
換に制約が生じ、これによって、主記憶の有効利用がで
きなくなるということである。以下にこの理由を説明す
る。
【０００８】一般的に、仮想記憶機構における仮想アド
レス／物理アドレスの対応単位、いわゆるページサイズ
は、キャッシュのサイズより小さい。具体的には、キャ
ッシュが例えば３２キロバイトに対して、ページサイズ
は例えば４キロバイトとされる。
レス／物理アドレスの対応単位、いわゆるページサイズ
は、キャッシュのサイズより小さい。具体的には、キャ
ッシュが例えば３２キロバイトに対して、ページサイズ
は例えば４キロバイトとされる。
【０００９】この場合、主記憶上の各データが論理アド
レスで索引された時に、キャッシュ上の一定箇所にしか
載らないようにするためには、各主記憶のデータは、キ
ャッシュをページサイズで分割した領域のうちのいずれ
か一つの領域にしか対応できない。
レスで索引された時に、キャッシュ上の一定箇所にしか
載らないようにするためには、各主記憶のデータは、キ
ャッシュをページサイズで分割した領域のうちのいずれ
か一つの領域にしか対応できない。
【００１０】ここで、物理的にアドレスを連続的にアク
セスするための手段が設けられていると、実質的に主記
憶の各部分は、キャッシュのサイズをページサイズで割
った数分のグループに分割される。
セスするための手段が設けられていると、実質的に主記
憶の各部分は、キャッシュのサイズをページサイズで割
った数分のグループに分割される。
【００１１】ところで、計算機システムで使用される主
記憶領域は、一般的に、偏りを持つため、上記したグル
ープの中には、多量に使用されるものと、ほとんど使用
されないものがでてくる。このため、主記憶資源に空き
があるにもかかわらず、この空き領域が利用されない、
という事態が発生する。
記憶領域は、一般的に、偏りを持つため、上記したグル
ープの中には、多量に使用されるものと、ほとんど使用
されないものがでてくる。このため、主記憶資源に空き
があるにもかかわらず、この空き領域が利用されない、
という事態が発生する。
【００１２】従来方式の第２の問題点は、上記した問題
点のため、最も高速なキャッシュ検索方式である、仮想
アドレスの一部を用いて、アクセスするキャッシュ領域
を一意的に定めるという、ダイレクトマップ方式が採用
し難いということである。以下にこの理由を説明する。
点のため、最も高速なキャッシュ検索方式である、仮想
アドレスの一部を用いて、アクセスするキャッシュ領域
を一意的に定めるという、ダイレクトマップ方式が採用
し難いということである。以下にこの理由を説明する。
【００１３】上記した第１の問題点を回避するために
は、上記従来の方式にて説明した、キャッシュ上の重複
エントリの発生の抑止、及び検出方法に対して、ページ
サイズとキャッシュサイズを論理的に同じ大きさとする
方式が考えられる。しかし、この方式では、キャッシュ
サイズを大きくとれない。この制約において、キャッシ
ュサイズを大きくするには、連想記憶方式などを用い
て、同時に複数の領域を検査することにより論理的にキ
ャッシュの複数領域を検査時に重ねてしまうことによ
り、実現される。
は、上記従来の方式にて説明した、キャッシュ上の重複
エントリの発生の抑止、及び検出方法に対して、ページ
サイズとキャッシュサイズを論理的に同じ大きさとする
方式が考えられる。しかし、この方式では、キャッシュ
サイズを大きくとれない。この制約において、キャッシ
ュサイズを大きくするには、連想記憶方式などを用い
て、同時に複数の領域を検査することにより論理的にキ
ャッシュの複数領域を検査時に重ねてしまうことによ
り、実現される。
【００１４】しかし、連想記憶方式は比較的に低速であ
るため、やはり処理速度低下を招いてしまう。
るため、やはり処理速度低下を招いてしまう。
【００１５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、計算機システムにおけ
るキャッシュ制御方式の高速化を実現すると共に、主記
憶の有効利用を達成する方式を提供することにある。
れたものであって、その目的は、計算機システムにおけ
るキャッシュ制御方式の高速化を実現すると共に、主記
憶の有効利用を達成する方式を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のキャッシュ制御方式は、主記憶部とＣＰＵ
（中央処理装置）との間に、該ＣＰＵからの仮想アドレ
スを物理アドレスに変換出力する仮想／物理アドレス変
換部と、前記仮想アドレスでインデックスされるキャッ
シュを備えた計算機システムにおいて、前記キャッシュ
と前記主記憶部の間に、前記仮想／物理アドレス変換部
が生成した物理アドレスを前記主記憶部をアクセスする
ためのアドレスに変換するアドレスデコーダを備え、さ
らに、前記ＣＰＵが使用している前記主記憶部の使用状
況を検出するメモリ使用量検出手段と、前記メモリ使用
量検出手段からの指示に基づき前記アドレスデコーダの
設定を変更し、前記ＣＰＵから認識される前記主記憶部
のアドレスが可変されるように制御するアドレスデコー
ド変更手段と、を備えることを特徴とする。
め、本発明のキャッシュ制御方式は、主記憶部とＣＰＵ
（中央処理装置）との間に、該ＣＰＵからの仮想アドレ
スを物理アドレスに変換出力する仮想／物理アドレス変
換部と、前記仮想アドレスでインデックスされるキャッ
シュを備えた計算機システムにおいて、前記キャッシュ
と前記主記憶部の間に、前記仮想／物理アドレス変換部
が生成した物理アドレスを前記主記憶部をアクセスする
ためのアドレスに変換するアドレスデコーダを備え、さ
らに、前記ＣＰＵが使用している前記主記憶部の使用状
況を検出するメモリ使用量検出手段と、前記メモリ使用
量検出手段からの指示に基づき前記アドレスデコーダの
設定を変更し、前記ＣＰＵから認識される前記主記憶部
のアドレスが可変されるように制御するアドレスデコー
ド変更手段と、を備えることを特徴とする。
【００１７】また、本発明においては、前記キャッシュ
が仮想アドレスによって対応エントリが検索されること
により生じる、前記仮想アドレスに対応させ得る前記主
記憶部の物理アドレスに関する制約を、前記アドレスデ
コーダによって解除するように制御することを特徴とす
るキャッシュおよびメモリ管理方式を提供する。
が仮想アドレスによって対応エントリが検索されること
により生じる、前記仮想アドレスに対応させ得る前記主
記憶部の物理アドレスに関する制約を、前記アドレスデ
コーダによって解除するように制御することを特徴とす
るキャッシュおよびメモリ管理方式を提供する。
【００１８】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態の構成を説明するための図である。
を参照して以下に説明する。図１は、本発明の実施の形
態の構成を説明するための図である。
【００１９】図１を参照すると、本発明の実施の形態に
おいては、キャッシュ２と主記憶部５との間に、キャッ
シュ２と主記憶部５との間のデータ転送に用いられるア
ドレスを変換するアドレスデコーダ４を備え、さらに、
ＣＰＵ１が使用している主記憶部５の使用状況（例えば
使用量あるいは残量）を検出するメモリ使用量検出部６
と、このメモリ使用量検出部６の検出情報に基づき、ア
ドレスデコーダ４の設定を随時変更し、ＣＰＵ１および
キャッシュ２から認識される主記憶部５のアドレスが随
時変更されるように作動するアドレスデコード変更部７
と、を備えて構成されている。
おいては、キャッシュ２と主記憶部５との間に、キャッ
シュ２と主記憶部５との間のデータ転送に用いられるア
ドレスを変換するアドレスデコーダ４を備え、さらに、
ＣＰＵ１が使用している主記憶部５の使用状況（例えば
使用量あるいは残量）を検出するメモリ使用量検出部６
と、このメモリ使用量検出部６の検出情報に基づき、ア
ドレスデコーダ４の設定を随時変更し、ＣＰＵ１および
キャッシュ２から認識される主記憶部５のアドレスが随
時変更されるように作動するアドレスデコード変更部７
と、を備えて構成されている。
【００２０】メモリ使用量検出部６は、複数グループに
分割された主記憶部５のグループ毎の使用状況を検出
し、余裕のあるグループから、余裕のないグループに主
記憶部５に対するアドレス対応を変更するよう、アドレ
スデコード変更部７に指示を出す。
分割された主記憶部５のグループ毎の使用状況を検出
し、余裕のあるグループから、余裕のないグループに主
記憶部５に対するアドレス対応を変更するよう、アドレ
スデコード変更部７に指示を出す。
【００２１】アドレスデコード変更部７は、アドレスデ
コーダ４の設定を変更し、ＣＰＵ１およびキャッシュ２
から認識される主記憶部５のアドレス割当を変更する。
これにより、主記憶部５の利用効率が向上する。
コーダ４の設定を変更し、ＣＰＵ１およびキャッシュ２
から認識される主記憶部５のアドレス割当を変更する。
これにより、主記憶部５の利用効率が向上する。
【００２２】上記した本発明の実施形態を、以下の本発
明の実施例に即して更に詳細に説明する。本発明の一実
施例の構成は、上記実施の形態で参照した図１に示す構
成と同様とされる。
明の実施例に即して更に詳細に説明する。本発明の一実
施例の構成は、上記実施の形態で参照した図１に示す構
成と同様とされる。
【００２３】すなわち、図１を参照して、本実施例に係
る動的アドレスデコードキャッシュ制御方式は、ＣＰＵ
（中央処理装置）１、キャッシュ２、仮想／物理アドレ
ス変換部３、アドレスデコーダ４、主記憶部５、メモリ
使用量検出部６、アドレスデコード変更部７と、から構
成されている。
る動的アドレスデコードキャッシュ制御方式は、ＣＰＵ
（中央処理装置）１、キャッシュ２、仮想／物理アドレ
ス変換部３、アドレスデコーダ４、主記憶部５、メモリ
使用量検出部６、アドレスデコード変更部７と、から構
成されている。
【００２４】次に、本発明の実施例の動作について説明
する。
する。
【００２５】図１に示したキャッシュ２は、従来の方式
の説明した、論理アドレスの一部を索引（インデック
ス）とする検査方式により、キャッシュのヒット／ミス
ヒットが検査されるものとする。
の説明した、論理アドレスの一部を索引（インデック
ス）とする検査方式により、キャッシュのヒット／ミス
ヒットが検査されるものとする。
【００２６】この場合、同一の主記憶のデータが、キャ
ッシュ２上に複数格納されることを防止するために、仮
想／物理アドレスの対応関係は制約を受ける。図２は、
キャッシュ２と主記憶部５の対応関係によるグループ化
を論理的に示した図である。
ッシュ２上に複数格納されることを防止するために、仮
想／物理アドレスの対応関係は制約を受ける。図２は、
キャッシュ２と主記憶部５の対応関係によるグループ化
を論理的に示した図である。
【００２７】図２において、キャッシュ２の大きさは、
仮想／物理アドレス変換部３が定める対応単位であるペ
ージサイズのｎ倍であるとしている。
仮想／物理アドレス変換部３が定める対応単位であるペ
ージサイズのｎ倍であるとしている。
【００２８】この時、主記憶部５はｎ個のグループに分
割される。本実施例においては、主記憶部５内のアドレ
スをページサイズで割った商をｎで割った時の剰余で、
主記憶部５がｎ個のグループに分割されるものとしてい
る。
割される。本実施例においては、主記憶部５内のアドレ
スをページサイズで割った商をｎで割った時の剰余で、
主記憶部５がｎ個のグループに分割されるものとしてい
る。
【００２９】システムが動作を開始し、主記憶部５が使
用されはじめ、その結果、グループ間の主記憶の使用量
にアンバランスが生じたとする。この場合、グループ間
での主記憶の転用は、仮想／物理アドレスの対応関係の
制約によりできない。
用されはじめ、その結果、グループ間の主記憶の使用量
にアンバランスが生じたとする。この場合、グループ間
での主記憶の転用は、仮想／物理アドレスの対応関係の
制約によりできない。
【００３０】そこで、本実施例においては、このような
主記憶のクループ間での使用量にアンバランスが生じた
ことを検出した際に、メモリ使用量検出部６は、アドレ
スデコード変更部７に変更を指示する。
主記憶のクループ間での使用量にアンバランスが生じた
ことを検出した際に、メモリ使用量検出部６は、アドレ
スデコード変更部７に変更を指示する。
【００３１】図３は、この変更の内容を説明するための
図である。図３では、説明の簡便化のため、キャッシュ
２のサイズはページサイズの２倍である場合を示してい
る。この場合、主記憶は半分ずつにグループ化される。
図である。図３では、説明の簡便化のため、キャッシュ
２のサイズはページサイズの２倍である場合を示してい
る。この場合、主記憶は半分ずつにグループ化される。
【００３２】図３を参照して、メモリ使用量検出部６
が、主記憶部５の左に示したグループに属する主記憶が
多く使用され、右の部分の使用量が少ないことを検出し
た場合には、右のグループに属する空きメモリ領域５１
を左のグループに属するアドレスとして、ＣＰＵ１、キ
ャッシュ２から扱えるような領域５２へ移行する。これ
により左側のグループに属する主記憶量が増加する。
が、主記憶部５の左に示したグループに属する主記憶が
多く使用され、右の部分の使用量が少ないことを検出し
た場合には、右のグループに属する空きメモリ領域５１
を左のグループに属するアドレスとして、ＣＰＵ１、キ
ャッシュ２から扱えるような領域５２へ移行する。これ
により左側のグループに属する主記憶量が増加する。
【００３３】以上の動作は、キャッシュ２、仮想／物理
アドレス変換部３には何も影響を及ぼしていない。この
ため、キャッシュ２、仮想／物理アドレス変換部３で
は、最も高速な論理アドレス索引方式、及びダイレクト
マップ方式を併用したまま、主記憶部の有効利用が実現
できる。
アドレス変換部３には何も影響を及ぼしていない。この
ため、キャッシュ２、仮想／物理アドレス変換部３で
は、最も高速な論理アドレス索引方式、及びダイレクト
マップ方式を併用したまま、主記憶部の有効利用が実現
できる。
【００３４】また、アドレスデコーダ４の構成として
は、通常、仮想／物理アドレス変換方式として用いられ
ている対応表によるページテーブル方式を用いることが
できる。この場合、仮想／物理アドレス変換部３とアド
レスデコーダ４の２段のアドレス変換部を備える構成と
なり、主記憶部５を一般の構成と類似させた構成とする
ことができる。
は、通常、仮想／物理アドレス変換方式として用いられ
ている対応表によるページテーブル方式を用いることが
できる。この場合、仮想／物理アドレス変換部３とアド
レスデコーダ４の２段のアドレス変換部を備える構成と
なり、主記憶部５を一般の構成と類似させた構成とする
ことができる。
【００３５】一般的に、アドレスデコーダ４の設定変更
には、比較的大きな処理時間を要するが、その分、キャ
ッシュ２のアクセスが高速化されており、頻度を考慮し
た実際の運用においては、本発明は十分に優れた高速性
を達成している。なお、本発明に係るキャッシュ制御方
式は、ダイレクトマップ方式のキャッシュメモリに好適
とされるが、セットアソシアティブ方式に対しても同様
にして適用できる。
には、比較的大きな処理時間を要するが、その分、キャ
ッシュ２のアクセスが高速化されており、頻度を考慮し
た実際の運用においては、本発明は十分に優れた高速性
を達成している。なお、本発明に係るキャッシュ制御方
式は、ダイレクトマップ方式のキャッシュメモリに好適
とされるが、セットアソシアティブ方式に対しても同様
にして適用できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
キャッシュ機構の高速性の維持である。本発明によれ
ば、通常は主記憶部利用の効率性を犠牲にしなければ採
用できない、高速な論理アドレス索引、ダイレクトマッ
プ方式のキャッシュ制御を、主記憶利用効率を落とさな
いまま使用することができるという効果を有する。
キャッシュ機構の高速性の維持である。本発明によれ
ば、通常は主記憶部利用の効率性を犠牲にしなければ採
用できない、高速な論理アドレス索引、ダイレクトマッ
プ方式のキャッシュ制御を、主記憶利用効率を落とさな
いまま使用することができるという効果を有する。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の実施例を説明するための図であり、キ
ャッシュと主記憶部の関係によるグループ化を論理的に
示す図である。
ャッシュと主記憶部の関係によるグループ化を論理的に
示す図である。
【図３】本発明の実施例を説明するための図であり、ア
ドレスデコード変更部が行うアドレスデコーダ変更の一
例を示す図である。
ドレスデコード変更部が行うアドレスデコーダ変更の一
例を示す図である。
１ ＣＰＵ ２ キャッシュ ３ 仮想／物理アドレス変換部 ４ アドレスデコーダ ５ 主記憶部 ６ メモリ使用量検出部 ７ アドレスデコード変更部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (4)
- 【請求項１】主記憶部とＣＰＵ（中央処理装置）との間
に、該ＣＰＵからの仮想アドレスを物理アドレスに変換
出力する仮想／物理アドレス変換部と、前記仮想アドレ
スでインデックスされるキャッシュを備えた計算機シス
テムにおいて、 前記キャッシュと前記主記憶部の間に、前記仮想／物理
アドレス変換部が生成した物理アドレスを前記主記憶部
をアクセスするためのアドレスに変換するアドレスデコ
ーダを備え、さらに、 前記ＣＰＵが使用している前記主記憶部の使用状況を検
出するメモリ使用量検出手段と、 前記メモリ使用量検出手段からの指示に基づき前記アド
レスデコーダの設定を変更し、前記ＣＰＵから認識され
る前記主記憶部のアドレスが可変されるように制御する
アドレスデコード変更手段と、 を備えることを特徴とするキャッシュおよびメモリ管理
方式。 - 【請求項２】前記主記憶部が複数のメモリ領域にグルー
プ化され、 前記主記憶部のグループ間における使用量のアンバラン
スを前記メモリ使用量検出手段が検出した際に、前記ア
ドレスデコード変更手段が、使用量の少ない方のグルー
プに属する未使用メモリ領域を、使用量の多い方のグル
ープに属するアドレスとして、前記ＣＰＵおよびキャッ
シュから扱えるようなメモリ領域へ移行するように、前
記アドレスデコーダのアドレス変換の設定を可変制御す
ることを特徴とする請求項１記載のキャッシュおよびメ
モリ管理方式。 - 【請求項３】前記仮想／物理アドレス変換部が生成した
物理アドレスを、前記アドレスデコーダにより前記主記
憶部をアクセスするためのアドレスに変換することで、
前記アドレスデコーダが出力する前記主記憶部をアクセ
スするためのアドレスと、前記仮想アドレスとの対応関
係の制約が解除される、ことを特徴とする請求項１記載
のキャッシュおよびメモリ管理方式。 - 【請求項４】前記アドレスデコーダが、対応表によるペ
ージテーブルを用いてアドレス変換を行う、ことを特徴
とする請求項１記載のキャッシュおよびメモリ管理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856296A JP3204098B2 (ja) | 1996-06-07 | 1996-06-07 | 動的アドレスデコードキャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856296A JP3204098B2 (ja) | 1996-06-07 | 1996-06-07 | 動的アドレスデコードキャッシュ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330270A JPH09330270A (ja) | 1997-12-22 |
| JP3204098B2 true JP3204098B2 (ja) | 2001-09-04 |
Family
ID=15870341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16856296A Expired - Lifetime JP3204098B2 (ja) | 1996-06-07 | 1996-06-07 | 動的アドレスデコードキャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204098B2 (ja) |
-
1996
- 1996-06-07 JP JP16856296A patent/JP3204098B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09330270A (ja) | 1997-12-22 |
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