JPH05342101A - 階層キャッシュ・メモリ - Google Patents
階層キャッシュ・メモリInfo
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- JPH05342101A JPH05342101A JP4153498A JP15349892A JPH05342101A JP H05342101 A JPH05342101 A JP H05342101A JP 4153498 A JP4153498 A JP 4153498A JP 15349892 A JP15349892 A JP 15349892A JP H05342101 A JPH05342101 A JP H05342101A
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Abstract
(57)【要約】
【目的】 タグ部のアドレス部のビット数を削減し、ハ
ードウェア物量を減少させること。 【構成】 中央処理装置１には、キャッシュ・メモリ２
が設けられ、また、記憶制御装置５には、複数の中央処
理装置によって共有されうるキャッシュ・メモリ３と、
キャッシュ・メモリ２のタグ部の写しを保持するタグ部
記憶手段４とが設けられている。タグ部記憶手段４には
キャッシュ・メモリ３のタグ部に格納されるアドレスの
一部のビットと、キャッシュ・メモリ２の該当ブロック
がキャッシュ・メモリ３のどのウェイに格納されている
かを示すウェイ番号が格納されている。ウェイ番号を用
いて、タグ部記憶手段４を検索することができるので、
タグ部記憶手段４とキャッシュ・メモリ３のアドレス部
の重複部分をタグ部記憶手段４が保持する必要はなく、
そのビット数を削減することができる。
ードウェア物量を減少させること。 【構成】 中央処理装置１には、キャッシュ・メモリ２
が設けられ、また、記憶制御装置５には、複数の中央処
理装置によって共有されうるキャッシュ・メモリ３と、
キャッシュ・メモリ２のタグ部の写しを保持するタグ部
記憶手段４とが設けられている。タグ部記憶手段４には
キャッシュ・メモリ３のタグ部に格納されるアドレスの
一部のビットと、キャッシュ・メモリ２の該当ブロック
がキャッシュ・メモリ３のどのウェイに格納されている
かを示すウェイ番号が格納されている。ウェイ番号を用
いて、タグ部記憶手段４を検索することができるので、
タグ部記憶手段４とキャッシュ・メモリ３のアドレス部
の重複部分をタグ部記憶手段４が保持する必要はなく、
そのビット数を削減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置の主記
憶装置アクセスを高速に行うための階層キャッシュ・メ
モリに関し、特に、本発明はタグ部のアドレス部のビッ
ト数を削減し、ハードウェア物量を減少させた階層キャ
ッシュ・メモリに関するものである。
憶装置アクセスを高速に行うための階層キャッシュ・メ
モリに関し、特に、本発明はタグ部のアドレス部のビッ
ト数を削減し、ハードウェア物量を減少させた階層キャ
ッシュ・メモリに関するものである。
【０００２】
【従来の技術】近年のコンピュータの性能向上の要求に
伴い、中央処理装置（以下、ＣＰＵという）と主記憶装
置の間に緩衝記憶装置（バッファ・ストレージ、以下、
ＢＳという）を持ち、実効的な主記憶装置のアクセス時
間を短縮するものが多い。ＢＳでは、他のＣＰＵやチャ
ネル装置からのメモリへの書き込み要求に対して、自Ｂ
Ｓ内にもし同一アドレスのデータがあれば、それを無効
化する必要がある。大型計算機では、この処理の高速化
のために、記憶制御装置内にＢＳのタグ部の写しを持つ
方式が一般的になってきている。また、ＢＳの容量も年
々増加しており、それに付随してタグ部として必要な記
憶容量も増加し、非常に大規模なハードウェアが要求さ
れてきている。このため、よりハードウェアの少ない方
式が求められてきている。
伴い、中央処理装置（以下、ＣＰＵという）と主記憶装
置の間に緩衝記憶装置（バッファ・ストレージ、以下、
ＢＳという）を持ち、実効的な主記憶装置のアクセス時
間を短縮するものが多い。ＢＳでは、他のＣＰＵやチャ
ネル装置からのメモリへの書き込み要求に対して、自Ｂ
Ｓ内にもし同一アドレスのデータがあれば、それを無効
化する必要がある。大型計算機では、この処理の高速化
のために、記憶制御装置内にＢＳのタグ部の写しを持つ
方式が一般的になってきている。また、ＢＳの容量も年
々増加しており、それに付随してタグ部として必要な記
憶容量も増加し、非常に大規模なハードウェアが要求さ
れてきている。このため、よりハードウェアの少ない方
式が求められてきている。
【０００３】図６は本発明の前提となる階層キャッシュ
・メモリ・システムの構成を示す図であり、同図は２つ
のＣＰＵによって共有される大容量のキャッシュ・メモ
リを記憶制御装置中に備えた階層キャッシュ・メモリ・
システムを示した図である。同図において、１００，１
０１は第１および第２のＣＰＵ、１１０，１１１は第１
および第２のＣＰＵに設けられた小容量で高速な第１レ
ベルのキャッシュ・メモリ（ローカル・バッファ・スト
レージ、以下、ＬＢＳという）、２００は記憶制御装置
（メモリ・コントロール・ユニット、以下、ＭＣＵとい
う）、２１０はＭＣＵ２００内に設けられた第２レベル
のキャッシュ・メモリ（グローバル・バッファ・ストレ
ージ、以下、ＧＢＳという）である。
・メモリ・システムの構成を示す図であり、同図は２つ
のＣＰＵによって共有される大容量のキャッシュ・メモ
リを記憶制御装置中に備えた階層キャッシュ・メモリ・
システムを示した図である。同図において、１００，１
０１は第１および第２のＣＰＵ、１１０，１１１は第１
および第２のＣＰＵに設けられた小容量で高速な第１レ
ベルのキャッシュ・メモリ（ローカル・バッファ・スト
レージ、以下、ＬＢＳという）、２００は記憶制御装置
（メモリ・コントロール・ユニット、以下、ＭＣＵとい
う）、２１０はＭＣＵ２００内に設けられた第２レベル
のキャッシュ・メモリ（グローバル・バッファ・ストレ
ージ、以下、ＧＢＳという）である。
【０００４】２２０，２２１は、それぞれＬＢＳ１１０
およびＬＢＳ１１１のタグ部の写しを持つ第１および第
２のタグ部記憶手段（以下、ＴＡＧという）であり、前
記したように他のＣＰＵやチャネル装置からのメモリへ
の書き込み要求に対して、ＬＢＳ１１０，ＬＢＳ１１１
内に同一アドレスのデータが存在するか否かを検索し、
存在する場合にそれを無効化するための処理を高速化す
るために設けられたものである。また、３００は主記憶
装置（メイン・ストレージ・ユニット、以下、ＭＳＵと
いう）である。
およびＬＢＳ１１１のタグ部の写しを持つ第１および第
２のタグ部記憶手段（以下、ＴＡＧという）であり、前
記したように他のＣＰＵやチャネル装置からのメモリへ
の書き込み要求に対して、ＬＢＳ１１０，ＬＢＳ１１１
内に同一アドレスのデータが存在するか否かを検索し、
存在する場合にそれを無効化するための処理を高速化す
るために設けられたものである。また、３００は主記憶
装置（メイン・ストレージ・ユニット、以下、ＭＳＵと
いう）である。
【０００５】図６において、ＣＰＵ１００からＭＣＵ２
００にアクセス要求が発行されると、要求アドレスを用
いて、ＧＳＢ２１０の検索が行われる。処理要求アドレ
スを含むブロックがＧＢＳ２１０に存在することが検出
されると、ＴＡＧ２２１の検索指示が発行され、ＴＡＧ
２２１の検索が行われる。図５（ａ）は従来の階層キャ
ッシュ・メモリ・システムにおけるＴＡＧ２２０，ＴＡ
Ｇ２２１のデータ構造を示す図であり、同図に示すよう
に、ＴＡＧ２２０，ＴＡＧ２２１は、それぞれ、ＬＢＳ
１１０，１１１のエントリ制御情報と、ＬＢＳ１１０，
１１１の比較アドレスを完全な形で保持している。
００にアクセス要求が発行されると、要求アドレスを用
いて、ＧＳＢ２１０の検索が行われる。処理要求アドレ
スを含むブロックがＧＢＳ２１０に存在することが検出
されると、ＴＡＧ２２１の検索指示が発行され、ＴＡＧ
２２１の検索が行われる。図５（ａ）は従来の階層キャ
ッシュ・メモリ・システムにおけるＴＡＧ２２０，ＴＡ
Ｇ２２１のデータ構造を示す図であり、同図に示すよう
に、ＴＡＧ２２０，ＴＡＧ２２１は、それぞれ、ＬＢＳ
１１０，１１１のエントリ制御情報と、ＬＢＳ１１０，
１１１の比較アドレスを完全な形で保持している。
【０００６】上記のように、ＴＡＧ２２１の検索指示が
発行されると、図５（ａ）に示すＴＡＧ２２１に保持さ
れた比較アドレスと処理要求アドレスが比較され、これ
が一致し、処理要求アドレスを含むブロックがＬＢＳ１
１１内に存在することが検出されると、そのヒット信号
が無効化処理回路に送られ、ＬＢＳ１１１の無効化など
の処理が行われる。
発行されると、図５（ａ）に示すＴＡＧ２２１に保持さ
れた比較アドレスと処理要求アドレスが比較され、これ
が一致し、処理要求アドレスを含むブロックがＬＢＳ１
１１内に存在することが検出されると、そのヒット信号
が無効化処理回路に送られ、ＬＢＳ１１１の無効化など
の処理が行われる。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
方式においては、図５（ａ）に示すように、ＭＣＵ２０
０内に設けらたＴＡＧ２２０，ＴＡＧ２２１がＬＢＳ１
１０，ＬＢＳ１１１のタグ部の写しを完全な形で保持し
ていた。そのため、ＧＢＳ２１０のアドレス部とＴＡＧ
２２０，ＴＡＧ２２１のアドレス部に重複する部分が生
じ、大量のメモリ素子を必要とし、製品のコストを高く
するとともに、処理装置内での信号伝播にかかる時間を
大きくし、性能にも悪影響があるという欠点があった。
方式においては、図５（ａ）に示すように、ＭＣＵ２０
０内に設けらたＴＡＧ２２０，ＴＡＧ２２１がＬＢＳ１
１０，ＬＢＳ１１１のタグ部の写しを完全な形で保持し
ていた。そのため、ＧＢＳ２１０のアドレス部とＴＡＧ
２２０，ＴＡＧ２２１のアドレス部に重複する部分が生
じ、大量のメモリ素子を必要とし、製品のコストを高く
するとともに、処理装置内での信号伝播にかかる時間を
大きくし、性能にも悪影響があるという欠点があった。
【０００８】本発明は上記した従来技術の欠点に鑑みな
されたものであって、ＴＡＧ２２０，ＴＡＧ２２１のア
ドレス部のビット数を削減し、ハードウェア物量を減少
させることにより、製品のコストを低減化するととも
に、その性能を向上させた階層キャッシュ・メモリを提
供することを目的とする。
されたものであって、ＴＡＧ２２０，ＴＡＧ２２１のア
ドレス部のビット数を削減し、ハードウェア物量を減少
させることにより、製品のコストを低減化するととも
に、その性能を向上させた階層キャッシュ・メモリを提
供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明においては、図１に示すように、中央
処理装置１と、データ部とタグ部からなる中央処理装置
固有の第１レベルのキャッシュ・メモリ２と、記憶制御
装置と複数の中央処理装置によって共有されうるデータ
部とタグ部を備えた第２レベルのキャッシュ・メモリ３
と、第１レベルのキャッシュ・メモリ２のタグ部の写し
を保持するタグ部記憶手段４とを備え、第２レベルのキ
ャッシュ・メモリ３のデータが上位にある全ての第１レ
ベルのキャッシュ・メモリ２のデータを包含するように
制御される情報処理装置の階層キャッシュ・メモリにお
いて、タグ部記憶手段４に、第２レベルのキャッシュ・
メモリ３のタグ部に格納されるアドレスの一部のビット
と、第１レベルのキャッシュ・メモリ２の該当ブロック
が第２レベルのキャッシュ・メモリ３のどのウェイに格
納されているかを示す情報を格納し、データの一元性制
御のためのタグ部記憶手段４の参照は、処理要求アドレ
スを含むブロックが第２レベルのキャッシュ・メモリ３
に存在する場合にのみ行われるように構成したものであ
る。
図である。本発明においては、図１に示すように、中央
処理装置１と、データ部とタグ部からなる中央処理装置
固有の第１レベルのキャッシュ・メモリ２と、記憶制御
装置と複数の中央処理装置によって共有されうるデータ
部とタグ部を備えた第２レベルのキャッシュ・メモリ３
と、第１レベルのキャッシュ・メモリ２のタグ部の写し
を保持するタグ部記憶手段４とを備え、第２レベルのキ
ャッシュ・メモリ３のデータが上位にある全ての第１レ
ベルのキャッシュ・メモリ２のデータを包含するように
制御される情報処理装置の階層キャッシュ・メモリにお
いて、タグ部記憶手段４に、第２レベルのキャッシュ・
メモリ３のタグ部に格納されるアドレスの一部のビット
と、第１レベルのキャッシュ・メモリ２の該当ブロック
が第２レベルのキャッシュ・メモリ３のどのウェイに格
納されているかを示す情報を格納し、データの一元性制
御のためのタグ部記憶手段４の参照は、処理要求アドレ
スを含むブロックが第２レベルのキャッシュ・メモリ３
に存在する場合にのみ行われるように構成したものであ
る。
【００１０】
【作用】本発明においては、タグ部記憶手段４に、第１
レベルのキャッシュ・メモリ２の該当ブロックが第２レ
ベルのキャッシュ・メモリ３のどのウェイに格納されて
いるかを示す情報を格納し、この情報も、タグ部記憶手
段４の検索に用いるようにしている。
レベルのキャッシュ・メモリ２の該当ブロックが第２レ
ベルのキャッシュ・メモリ３のどのウェイに格納されて
いるかを示す情報を格納し、この情報も、タグ部記憶手
段４の検索に用いるようにしている。
【００１１】そして、第１レベルのキャッシュ・メモリ
２に格納されるデータは必ず第２レベルのキャッシュ・
メモリ３に存在するように制御しているため、第１レベ
ルのキャッシュ・メモリ２のタグ部内のアドレス部の一
部が必ず第２レベルのキャッシュ・メモリ３に存在して
いる。従って、処理要求アドレスから検索されたタグ部
記憶手段４のエントリ内のアドレス部の情報、および、
そのエントリ内のウェイ情報が第２レベルのキャッシュ
・メモリ３にヒットした時のウェイ番号に等しいこと、
のアンド条件より、第２レベルのキャッシュ・メモリ３
のタグ部内アドレス部への１対１対応をとることができ
る。
２に格納されるデータは必ず第２レベルのキャッシュ・
メモリ３に存在するように制御しているため、第１レベ
ルのキャッシュ・メモリ２のタグ部内のアドレス部の一
部が必ず第２レベルのキャッシュ・メモリ３に存在して
いる。従って、処理要求アドレスから検索されたタグ部
記憶手段４のエントリ内のアドレス部の情報、および、
そのエントリ内のウェイ情報が第２レベルのキャッシュ
・メモリ３にヒットした時のウェイ番号に等しいこと、
のアンド条件より、第２レベルのキャッシュ・メモリ３
のタグ部内アドレス部への１対１対応をとることができ
る。
【００１２】このため、タグ部記憶手段４と第２レベル
のキャッシュ・メモリ３のアドレス部の重複部分をタグ
部記憶手段４が保持していなくても、従来方式と同等の
比較を行うことが可能となる。
のキャッシュ・メモリ３のアドレス部の重複部分をタグ
部記憶手段４が保持していなくても、従来方式と同等の
比較を行うことが可能となる。
【００１３】
【実施例】図２は本発明の１実施例を示す図であり、同
図は前記した図６におけるＭＣＵ２００の内部の処理を
示した図であり、図６において、アクセス要求がＣＰＵ
１００より発行された場合を示している。本実施例にお
いては、アドレス幅が３１ビット、ＬＢＳおよびＧＢＳ
が共にストアイン方式で制御され、ＬＢＳは６４バイト
／ブロック、２５６ライン、４ウェイ、ＧＢＳは５１２
バイト／ブロック、８１９２ライン、４ウェイのセット
・アソシアティブ方式で実現されるものとして説明す
る。
図は前記した図６におけるＭＣＵ２００の内部の処理を
示した図であり、図６において、アクセス要求がＣＰＵ
１００より発行された場合を示している。本実施例にお
いては、アドレス幅が３１ビット、ＬＢＳおよびＧＢＳ
が共にストアイン方式で制御され、ＬＢＳは６４バイト
／ブロック、２５６ライン、４ウェイ、ＧＢＳは５１２
バイト／ブロック、８１９２ライン、４ウェイのセット
・アソシアティブ方式で実現されるものとして説明す
る。
【００１４】同図において、図６と同一のものには同一
の符号が付されており、２１０は上記した構成のＧＢ
Ｓ、２３０１はＣＰＵが発行した要求アドレスを保持す
る第１の処理要求アドレス・レジスタであり、２３０１
ａはそのアドレスの０〜９ビット、２３０１ｂはそのア
ドレスの１０〜１７ビット，２３０１ｃはそのアドレス
の１８〜２２ビット、２３０１ｄは２３〜２５ビットを
示す。
の符号が付されており、２１０は上記した構成のＧＢ
Ｓ、２３０１はＣＰＵが発行した要求アドレスを保持す
る第１の処理要求アドレス・レジスタであり、２３０１
ａはそのアドレスの０〜９ビット、２３０１ｂはそのア
ドレスの１０〜１７ビット，２３０１ｃはそのアドレス
の１８〜２２ビット、２３０１ｄは２３〜２５ビットを
示す。
【００１５】２１０１は処理要求アドレスの１０〜２２
ビット（２３０１ｂ，２３０１ｃ）により検索されたＧ
ＢＳ２１０のタグ部の内容と、処理要求アドレス・レジ
スタ２３０１に保持されたアドレスの０〜９ビット（２
３０１ａ）とを比較するＧＢＳタグ・アドレス比較回
路、２１０２はＧＢＳタグ・アドレス比較回路２１０１
が一致信号を発生したとき、ＴＡＧ２２１の検索指示
と、ヒットしたＧＢＳ２１０のウェイの番号（２１０
４）を出力するＧＢＳヒット制御回路、２３０２はＣＰ
Ｕが発行した要求アドレスを保持する第２の処理要求ア
ドレス・レジスタであり、２３０２ａ、２３０２ｂ、２
３０２ｃ、２３０２ｄは、それぞれ、第１の処理要求ア
ドレス・レジスタ２３０１と同様、そのアドレスの０〜
９ビット、１０〜１７ビット，１８〜２２ビット、２３
〜２５ビットを示す。
ビット（２３０１ｂ，２３０１ｃ）により検索されたＧ
ＢＳ２１０のタグ部の内容と、処理要求アドレス・レジ
スタ２３０１に保持されたアドレスの０〜９ビット（２
３０１ａ）とを比較するＧＢＳタグ・アドレス比較回
路、２１０２はＧＢＳタグ・アドレス比較回路２１０１
が一致信号を発生したとき、ＴＡＧ２２１の検索指示
と、ヒットしたＧＢＳ２１０のウェイの番号（２１０
４）を出力するＧＢＳヒット制御回路、２３０２はＣＰ
Ｕが発行した要求アドレスを保持する第２の処理要求ア
ドレス・レジスタであり、２３０２ａ、２３０２ｂ、２
３０２ｃ、２３０２ｄは、それぞれ、第１の処理要求ア
ドレス・レジスタ２３０１と同様、そのアドレスの０〜
９ビット、１０〜１７ビット，１８〜２２ビット、２３
〜２５ビットを示す。
【００１６】２２１は図６に示したＬＢＳ１１１のタグ
部に写しを持つＴＡＧであり、本実施例におけるＴＡＧ
２２１には、図５（ｂ）に示すように、ＬＳＢ１１１の
エントリ制御情報、ＧＢＳ２１０のエントリ・ウェイ番
号、ＬＢＳ１１１のタグ部に保持されたアドレスの内の
１０〜１７ビットが保持されている。２２１１は処理要
求アドレスの１０〜１７ビット（２３０２ｂ）およびＧ
ＢＳ２１０においてヒットしたエントリ・ウェイ番号
（２１０４）と、処理要求アドレスの１８〜２５ビット
（２３０１ｃ，２３０１ｄ）により検索されたＴＡＧ２
２１のタグ部の内容とを比較するＴＡＧアドレス・ウェ
イ番号比較回路、２２１２はＬＢＳ比較アドレス保持信
号（２２１３）および無効化処理要求信号（２２１４）
を出力するＴＡＧ一致制御回路、２３１は無効化処理対
象アドレスを保持する無効化処理対象アドレス・レジス
タである。
部に写しを持つＴＡＧであり、本実施例におけるＴＡＧ
２２１には、図５（ｂ）に示すように、ＬＳＢ１１１の
エントリ制御情報、ＧＢＳ２１０のエントリ・ウェイ番
号、ＬＢＳ１１１のタグ部に保持されたアドレスの内の
１０〜１７ビットが保持されている。２２１１は処理要
求アドレスの１０〜１７ビット（２３０２ｂ）およびＧ
ＢＳ２１０においてヒットしたエントリ・ウェイ番号
（２１０４）と、処理要求アドレスの１８〜２５ビット
（２３０１ｃ，２３０１ｄ）により検索されたＴＡＧ２
２１のタグ部の内容とを比較するＴＡＧアドレス・ウェ
イ番号比較回路、２２１２はＬＢＳ比較アドレス保持信
号（２２１３）および無効化処理要求信号（２２１４）
を出力するＴＡＧ一致制御回路、２３１は無効化処理対
象アドレスを保持する無効化処理対象アドレス・レジス
タである。
【００１７】なお、図示されていないが、ＭＣＵ２００
内には、ＴＡＧ２２１と同様、ＴＡＧ２２０および、そ
の周辺回路であるＴＡＧアドレス・ウェイ番号比較回
路、ＴＡＧ一致制御回路、無効化処理対象アドレス・レ
ジスタが設けられており、ＴＡＧ２２０も、図５（ｂ）
に示したＴＡＧ２２１と同様な構造を持つ。図３は図２
に示した実施例の制御タイム・チャートを示す図であ
り、図２の実施例の動作を図３のタイム・チャートを参
照しながら説明する。
内には、ＴＡＧ２２１と同様、ＴＡＧ２２０および、そ
の周辺回路であるＴＡＧアドレス・ウェイ番号比較回
路、ＴＡＧ一致制御回路、無効化処理対象アドレス・レ
ジスタが設けられており、ＴＡＧ２２０も、図５（ｂ）
に示したＴＡＧ２２１と同様な構造を持つ。図３は図２
に示した実施例の制御タイム・チャートを示す図であ
り、図２の実施例の動作を図３のタイム・チャートを参
照しながら説明する。
【００１８】ＣＰＵ１００からＭＣＵ２００（図６参
照）にアクセス要求が発行されると、処理要求アドレス
は第１の処理要求アドレス・レジスタ２３０１に保持さ
れる（図３の（ｔ１）参照）。処理要求アドレスの１０
〜２２ビット（２３０１ｂ，ｃ）はＧＢＳ２１０に与え
られて、そのタグ部の内容が検索され、検索されたＧＢ
Ｓ２１０のタグ部の内容と処理要求アドレスの０〜９ビ
ット（２３０１ａ）が一致するか否かがＧＢＳタグ・ア
ドレス比較回路２１０１で調べられる（図３の（ｔ２）
参照）。
照）にアクセス要求が発行されると、処理要求アドレス
は第１の処理要求アドレス・レジスタ２３０１に保持さ
れる（図３の（ｔ１）参照）。処理要求アドレスの１０
〜２２ビット（２３０１ｂ，ｃ）はＧＢＳ２１０に与え
られて、そのタグ部の内容が検索され、検索されたＧＢ
Ｓ２１０のタグ部の内容と処理要求アドレスの０〜９ビ
ット（２３０１ａ）が一致するか否かがＧＢＳタグ・ア
ドレス比較回路２１０１で調べられる（図３の（ｔ２）
参照）。
【００１９】処理要求アドレスを含むブロックがＧＢＳ
２１０に存在することが検出されると、ＧＢＳヒット制
御回路２１０２からＴＡＧ２２１の検索指示（２１０
３）が発行される。また、同時に、ＧＢＳ２１０のヒッ
ト・ウェイ番号（２１０４）がＴＡＧアドレス・ウェイ
番号比較回路２２１１に与えられる。一方、ＧＢＳ２１
０の検索の間に、処理要求アドレスは第２の処理要求ア
ドレス・レジスタ２３０２に送られ、保持される。
２１０に存在することが検出されると、ＧＢＳヒット制
御回路２１０２からＴＡＧ２２１の検索指示（２１０
３）が発行される。また、同時に、ＧＢＳ２１０のヒッ
ト・ウェイ番号（２１０４）がＴＡＧアドレス・ウェイ
番号比較回路２２１１に与えられる。一方、ＧＢＳ２１
０の検索の間に、処理要求アドレスは第２の処理要求ア
ドレス・レジスタ２３０２に送られ、保持される。
【００２０】次に、処理要求アドレスの１８〜２５ビッ
ト（２３０２ｃ，２３０２ｄ）を用いて、ＴＡＧ２２１
の検索が行われ、検索されたＴＡＧ２２１のアドレス部
（処理要求アドレスの１０〜１７ビット）およびＧＢＳ
エントリのウェイ番号と、処理要求アドレスの１０〜１
７ビット（２３０２ｂ）およびＧＢＳ２１０より与えら
れるヒット・ウェイ番号（２１０４）とがＴＡＧアドレ
ス・ウェイ番号比較回路２２１１で比較される（図３の
（ｔ３）参照）。
ト（２３０２ｃ，２３０２ｄ）を用いて、ＴＡＧ２２１
の検索が行われ、検索されたＴＡＧ２２１のアドレス部
（処理要求アドレスの１０〜１７ビット）およびＧＢＳ
エントリのウェイ番号と、処理要求アドレスの１０〜１
７ビット（２３０２ｂ）およびＧＢＳ２１０より与えら
れるヒット・ウェイ番号（２１０４）とがＴＡＧアドレ
ス・ウェイ番号比較回路２２１１で比較される（図３の
（ｔ３）参照）。
【００２１】その比較結果が一致し、処理要求アドレス
のエントリがＬＢＳ１１１（図６参照）に存在すること
が検出されると、ＴＡＧ一致制御回路２２１２からＬＳ
Ｂ比較アドレス保持信号（２２１３）および無効化処理
要求信号（２２１４）が発行され、処理要求アドレスの
０〜１７ビット（２３０２ａ，２３０２ｂ）がＬＢＳ比
較アドレスとして無効化処理対象アドレス・レジスタ２
３１に送られるとともに、ＬＢＳ１１１（図６参照）の
エントリの無効化処理等が行われる（図３の（ｔ４）参
照）。
のエントリがＬＢＳ１１１（図６参照）に存在すること
が検出されると、ＴＡＧ一致制御回路２２１２からＬＳ
Ｂ比較アドレス保持信号（２２１３）および無効化処理
要求信号（２２１４）が発行され、処理要求アドレスの
０〜１７ビット（２３０２ａ，２３０２ｂ）がＬＢＳ比
較アドレスとして無効化処理対象アドレス・レジスタ２
３１に送られるとともに、ＬＢＳ１１１（図６参照）の
エントリの無効化処理等が行われる（図３の（ｔ４）参
照）。
【００２２】図４は上記実施例と従来例におけるＴＡＧ
２２０，ＴＡＧ２２１に格納されるデータを比較した図
であり、同図において、「比較」は処理要求アドレスに
おける比較器による比較部分、「検索」は処理要求アド
レスにおける各ＢＳによる検索部分、また、「ＬＢＳＴ
ＡＧ」はＬＢＳ１１０，１１１のタグ部に格納されるデ
ータ、「ＧＢＳＴＡＧ」はＧＢＳ２１０のタグ部に格納
されるデータ、「ＴＡＧ（本発明）」は本発明の実施例
においてＴＡＧ２２０，ＴＡＧ２２１に格納されるデー
タ、「ＴＡＧ（従来例）」は従来例においてＴＡＧ２２
０，ＴＡＧ２２１に格納されるデータを示している。
２２０，ＴＡＧ２２１に格納されるデータを比較した図
であり、同図において、「比較」は処理要求アドレスに
おける比較器による比較部分、「検索」は処理要求アド
レスにおける各ＢＳによる検索部分、また、「ＬＢＳＴ
ＡＧ」はＬＢＳ１１０，１１１のタグ部に格納されるデ
ータ、「ＧＢＳＴＡＧ」はＧＢＳ２１０のタグ部に格納
されるデータ、「ＴＡＧ（本発明）」は本発明の実施例
においてＴＡＧ２２０，ＴＡＧ２２１に格納されるデー
タ、「ＴＡＧ（従来例）」は従来例においてＴＡＧ２２
０，ＴＡＧ２２１に格納されるデータを示している。
【００２３】同図から明らかなように、従来例において
は、ＧＢＳ２１０のタグ部とＴＡＧ２２０，ＴＡＧ２２
１のデータは重複しているが、本発明の実施例において
は、上記重複部分をもっていない。そして、本発明の実
施例においては、ＴＡＧ２２０，ＴＡＧ２２１に、前記
した図５（ｂ）に示すように、ＧＢＳ２１０のウェイの
番号情報を示す１つ以上のビットを記憶させているの
で、ＧＢＳ２１０の比較用アドレス部の重複部分を削除
することができる。
は、ＧＢＳ２１０のタグ部とＴＡＧ２２０，ＴＡＧ２２
１のデータは重複しているが、本発明の実施例において
は、上記重複部分をもっていない。そして、本発明の実
施例においては、ＴＡＧ２２０，ＴＡＧ２２１に、前記
した図５（ｂ）に示すように、ＧＢＳ２１０のウェイの
番号情報を示す１つ以上のビットを記憶させているの
で、ＧＢＳ２１０の比較用アドレス部の重複部分を削除
することができる。
【００２４】なお、上記実施例では、２ＣＰＵ、ＬＢＳ
容量６４キロバイト、ＧＢＳ容量１６メガバイトとして
いるが、本発明は、特定のＣＰＵ数、ＬＢＳ、ＧＢＳの
容量、ウェイ数などに制限されるものではなく、その他
のＣＰＵ数、ＬＢＳ、ＧＢＳの容量、ウェイ数のものに
も適用することができる。また、ＧＢＳとＴＡＧの検索
を逐次的ではなく、同時に実行し、ヒットしていないこ
とが判ってからその結果をキャンセルするような方法を
とることも可能である。
容量６４キロバイト、ＧＢＳ容量１６メガバイトとして
いるが、本発明は、特定のＣＰＵ数、ＬＢＳ、ＧＢＳの
容量、ウェイ数などに制限されるものではなく、その他
のＣＰＵ数、ＬＢＳ、ＧＢＳの容量、ウェイ数のものに
も適用することができる。また、ＧＢＳとＴＡＧの検索
を逐次的ではなく、同時に実行し、ヒットしていないこ
とが判ってからその結果をキャンセルするような方法を
とることも可能である。
【００２５】
【発明の効果】以上説明したことから明らかなように、
本発明においては、ＴＡＧに、ＧＢＳのタグ部に格納さ
れるアドレスの全ビットを格納せず、ＬＢＳの該当ブロ
ックがＧＢＳのどのウェイに格納されているかを示す情
報を格納したので、より少ないハードウェアで、ＭＣ
Ｕ、特に、ＴＡＧを構成することが可能となり、データ
処理装置のデータ量の削減に寄与するところが大きい。
本発明においては、ＴＡＧに、ＧＢＳのタグ部に格納さ
れるアドレスの全ビットを格納せず、ＬＢＳの該当ブロ
ックがＧＢＳのどのウェイに格納されているかを示す情
報を格納したので、より少ないハードウェアで、ＭＣ
Ｕ、特に、ＴＡＧを構成することが可能となり、データ
処理装置のデータ量の削減に寄与するところが大きい。
【図１】本発明の原理構成図である。
【図２】本発明の実施例を示す図である。
【図３】本発明の実施例におけるタイム・チャートであ
る。
る。
【図４】実施例と従来例におけるＴＡＧに格納されるデ
ータを比較した図である。
ータを比較した図である。
【図５】実施例と従来例におけるＴＡＧの構造を示す図
である。
である。
【図６】本発明の前提となる階層キャッシュ・メモリの
構成を示す図である。
構成を示す図である。
１，１００，１０１ ＣＰＵ ２，１１０，１１１ 第１レベルのキャッシュ・メモリ ２００ 記憶制御装置 ３、２１０ 第２レベルのキャッシュ・メモリ ２２０，２２１ タグ部記憶手段（ＴＡＧ） ３００ 主記憶装置（ＭＳＵ） ２３０１，２３０２ 処理要求アドレス・レジスタ ２１０１ ＧＢＳタグ・アドレス比較回路 ２１０２ ＧＢＳヒット制御回路 ２２１１ ＴＡＧアドレス・ウェイ番号比較
回路 ２３１ 無効化処理対象アドレス・レジス
タ
回路 ２３１ 無効化処理対象アドレス・レジス
タ
Claims (1)
- 【請求項１】 中央処理装置(1) と、 データ部とタグ部からなる中央処理装置固有の第１レベ
ルのキャッシュ・メモリ(2) と、 記憶制御装置と複数の中央処理装置によって共有されう
るデータ部とタグ部を備えた第２レベルのキャッシュ・
メモリ(3) と、 第１レベルのキャッシュ・メモリ(2) のタグ部の写しを
保持するタグ部記憶手段(4) とを備え、 第２レベルのキャッシュ・メモリ(3) のデータが上位に
ある全ての第１レベルのキャッシュ・メモリ(2) のデー
タを包含するように制御される情報処理装置の階層キャ
ッシュ・メモリにおいて、 タグ部記憶手段(4) に、第２レベルのキャッシュ・メモ
リ(3) のタグ部に格納されるアドレスの一部のビット
と、第１レベルのキャッシュ・メモリ(2) の該当ブロッ
クが第２レベルのキャッシュ・メモリ(3) のどのウェイ
に格納されているかを示す情報を格納し、 データの一元性制御のためのタグ部記憶手段(4) の参照
は、処理要求アドレスを含むブロックが第２レベルのキ
ャッシュ・メモリ(3) に存在する場合にのみ行われるこ
とを特徴とする階層キャッシュ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153498A JPH05342101A (ja) | 1992-06-12 | 1992-06-12 | 階層キャッシュ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153498A JPH05342101A (ja) | 1992-06-12 | 1992-06-12 | 階層キャッシュ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342101A true JPH05342101A (ja) | 1993-12-24 |
Family
ID=15563879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153498A Pending JPH05342101A (ja) | 1992-06-12 | 1992-06-12 | 階層キャッシュ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342101A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094046A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | コヒーレンシ維持装置およびコヒーレンシ維持方法 |
| US7461207B2 (en) | 2002-05-06 | 2008-12-02 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| EP2323039A1 (en) | 2009-09-18 | 2011-05-18 | Fujitsu Limited | Cache memory control apparatus and cache memory control method |
| WO2013084315A1 (ja) | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置、及び、演算処理装置の制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434250A2 (en) * | 1989-12-22 | 1991-06-26 | Digital Equipment Corporation | Apparatus and method for reducing interference in two-level cache memories |
-
1992
- 1992-06-12 JP JP4153498A patent/JPH05342101A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434250A2 (en) * | 1989-12-22 | 1991-06-26 | Digital Equipment Corporation | Apparatus and method for reducing interference in two-level cache memories |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461207B2 (en) | 2002-05-06 | 2008-12-02 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US7870340B2 (en) | 2002-05-06 | 2011-01-11 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| WO2007094046A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | コヒーレンシ維持装置およびコヒーレンシ維持方法 |
| US7958318B2 (en) | 2006-02-14 | 2011-06-07 | Fujitsu Limited | Coherency maintaining device and coherency maintaining method |
| EP2323039A1 (en) | 2009-09-18 | 2011-05-18 | Fujitsu Limited | Cache memory control apparatus and cache memory control method |
| WO2013084315A1 (ja) | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置、及び、演算処理装置の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980922 |