JPH086852A - キャッシュ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 １次キャッシュに複数のクラスを同時に比較
するための比較器を設けることなく、シノニムを検出す
る。 【構成】 仮想アドレス１０１がＴＬＢ５で物理アドレ
ス１１０に変換され、１次キャッシュアドレスアレイ６
の物理アドレスタグと比較される。キャッシュミスした
とき、物理アドレス１１０と２次キャッシュアドレスア
レイ３の物理アドレス１１１と比較される。ヒットした
とき、アレイ３中の各クラスの有効ビット１０４が判定
回路８に読み出され、有効ビットが立っているクラス
と、仮想アドレス１０１中のクラスとを比較して、シノ
ニムを検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、階層構成のキャッシュ
メモリを有するデータ処理装置におけるキャッシュ制御
方法に関し、特に２次キャッシュでシノニムを検出する
キャッシュ制御方法に関する。

【０００２】

【従来の技術】計算機システムの性能向上に伴い、プロ
セッサに対するメモリの速度不足を解消するために、メ
モリの階層化が行われている。図５は、メモリ階層化の
一例を示す。例えば、高速の小容量メモリをプロセッサ
と同一ＬＳＩチップに内蔵し１次キャッシュとし、次に
高価であるが高速なＳＲＡＭを２次キャッシュとし、さ
らに比較的、低速であるが安価であるＤＲＡＭで主記憶
装置を構成する。

【０００３】一方、プログラムからみえるアドレス空間
を拡張し、大量のデータを扱うために仮想アドレスと呼
ばれる方式が使われている。プログラムに書かれた仮想
アドレスはアドレス変換と呼ばれる過程を経て物理アド
レスに変換される。

【０００４】上記したキャッシュメモリの参照において
は、仮想アドレスで検索する仮想アドレスキャッシュ方
法とアドレス変換後の物理アドレスで検索する物理アド
レスキャッシュ方法があるが、１次キャッシュの参照で
は高速化のため仮想アドレスキャッシュを用いることが
多く、２次キャッシュ以降の索引ではアドレス変換が終
了した物理アドレスキャッシュを用いることが多い。

【０００５】ところで、仮想アドレスキャッシュを用い
たキャッシュシステムではシノニムと呼ばれる問題が発
生する。すなわち、仮想アドレスはアドレス変換によっ
て物理アドレスに対応づけられるが、このとき異なった
２つの仮想アドレスが同一の物理アドレスに対応する可
能性がある。このような対応付けが行われると、仮想ア
ドレスキャッシュでは同一のデータが異なった仮想アド
レスに登録される。この結果、異なった仮想アドレスに
同一のデータが登録されると、キャッシュコヒーレンス
問題と同様の一貫性問題が生じる。例えば、ストア時に
は両方の仮想アドレスにデータをストアしなければなら
ない。

【０００６】図６は、従来のキャッシュシステムの構成
を示す。１は主記憶装置、２は主記憶装置の一部を記憶
する物理アドレス検索の２次キャッシュメモリ、３は主
記憶装置の内容と２次キャッシュメモリの内容の対応を
表す２次キャッシュアドレスアレイ、４は２次キャッシ
ュメモリの記憶内容の一部を記憶する仮想アドレス検索
の１次キャッシュメモリ、５は仮想アドレスを物理アド
レスに変換するＴＬＢ（アドレス変換バッファ）、６は
１次キャッシュアドレスアレイ、７はＴＬＢによって変
換された物理アドレスと２次キャッシュアドレスアレイ
内の物理アドレスとを比較する比較器、１２は１次キャ
ッシュアドレスアレイのコピーを記憶した１次キャッシ
ュアドレスアレイコピー、１３は１次キャッシュアドレ
スアレイ内の物理アドレスとＴＬＢによって変換された
物理アドレスとを比較する比較器、１４は仮想アドレス
内のクラスビットと比較器１３の出力とを比較して、シ
ノニムを判定する１次キャッシュシノニム判定回路であ
る。

【０００７】主記憶装置１は４ＫＢ単位の領域に分けら
れていて、この４ＫＢをページと呼ぶ。そして、アドレ
ス変換はページ単位で行われる。図７は、１次キャッシ
ュメモリとメモリアドレスとの対応を説明する図であ
り、主記憶装置１の実ページ０が仮想ページ０、１、４
に対応付けられている。１次キャッシュメモリ４は４Ｋ
Ｂ単位の領域に分けられ、各領域をクラスという。図７
では、１次キャッシュメモリ４は４つのクラス＃０〜＃
３に分けられていて、クラス＃０は仮想ページ０、４、
８、．．．のデータがキャッシングされる領域であり、
クラス＃１は仮想ページ１、５、９、．．．のデータが
キャッシングされる領域であり、クラス＃２は仮想ペー
ジ２、６、１０、．．．のデータがキャッシングされる
領域であり、クラス＃３は仮想ページ３、７、１
１、．．．のデータがキャッシングされる領域である。

【０００８】キャッシングする単位を６４Ｂ単位とする
と、一つのクラスには６４エントリが登録できる。図７
では、クラス＃０の第１エントリが仮想ページ０と対応
し、クラス＃０の第２エントリが仮想ページ４と対応
し、クラス＃１の第１エントリが仮想ページ１と対応し
ている。

【０００９】このとき、キャッシュのクラス＃０とクラ
ス＃１の第１エントリに、実ページ０の第１エントリが
対応している。このように、同じ実アドレス上のデータ
が複数のキャッシュエントリに対応していることをシノ
ニムと呼ぶ。

【００１０】上記した例から分かるように、クラスが一
つしかないキャッシュ、つまり４ＫＢ以下のキャッシュ
ではシノニム問題は発生しない。しかし、例えば１６Ｋ
Ｂのキャッシュシステムでは、ある物理アドレスのデー
タが仮想アドレスキャッシュ内で存在できる仮想アドレ
ス位置は４箇所となる。従って、仮想アドレスキャッシ
ュを検索するときは、シノニム検出のために、この４ク
ラスをすべて検索しなければならない。

【００１１】すなわち、図６において、ＴＬＢ５によっ
て変換された物理アドレスと、１次キャッシュアドレス
アレイ６内の物理アドレスとが比較器１３で比較され
る。いま、クラス＃０の物理アドレスと一致したとす
る。クラス＃０の比較器からの出力が１次キャッシュシ
ノニム判定回路１４に送られる。一方、１次キャッシュ
シノニム判定回路１４には、仮想アドレス内のクラス選
択ビット（２ビット）が入力され、このクラス選択ビッ
トと比較器からの出力とを比較する。クラス選択ビット
がクラス＃０であるときには、一致するので、シノニム
は検出されない。しかし、クラス選択ビットがクラス＃
０以外であるときには、シノニムが発生していることが
検出される。なお、論理アドレスおよび実アドレスでア
クセス可能なキャッシュシステムについては、例えば特
開昭６１−２９２７６０号公報に記載されている。

【００１２】

【発明が解決しようとする課題】キャッシュを内蔵した
高機能プロセッサを１チップで構成する場合、チップの
ダイサイズを小さくすることが必要である。上記したキ
ャッシュシステムにおいては、シノニム問題を解決する
ために、１次キャッシュシノニム判定回路で複数のクラ
スを同時に比較するための比較器を設けなければなら
ず、チップの面積が大きくなるという問題がある。

【００１３】本発明の目的は、１次キャッシュに複数の
クラスを同時に比較するための比較器を設けることな
く、シノニムを検出するキャッシュメモリ制御方法を提
供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、主記憶装置と、該主記憶装置の一部が
記憶され物理アドレスで検索される２次キャッシュメモ
リと、各エントリに有効ビットと物理アドレスが登録さ
れた２次キャッシュアドレスアレイと、該２次キャッシ
ュメモリの記憶内容の一部が記憶され仮想アドレスで検
索される１次キャッシュメモリと、該仮想アドレスを物
理アドレスに変換するアドレス変換装置と、該１次キャ
ッシュメモリが複数のクラスで構成され、各クラスには
複数の仮想ページが割り当てられているとき、各クラス
の各エントリに１次キャッシュ有効ビットと物理アドレ
スが登録された１次キャッシュアドレスアレイとを備え
たデータ処理装置におけるキャッシュ制御方法におい
て、前記２次キャッシュアドレスアレイには、当該エン
トリに対応するデータが前記１次キャッシュメモリ内の
どのクラスにあるか否かを示すクラス有効ビットが登録
されていて、前記アドレス変換後の物理アドレスで前記
１次キャッシュアドレスアレイを参照したときにキャッ
シュミスしたとき、該物理アドレスで前記２次キャッシ
ュアドレスアレイを参照し、ヒットしたとき、該２次キ
ャッシュアドレスアレイ内のクラス有効ビットを参照
し、該クラス有効ビットが有効であるとき、該有効であ
るクラスと、前記仮想アドレスで指定されるクラスとを
比較することによってシノニムを検出することを特徴と
している。

【００１５】

【作用】１次キャッシュがフェッチでヒットした場合
は、１次キャッシュからフェッチする。１次キャッシュ
がストアでヒットした場合は、１次キャッシュへストア
する。１次キャッシュがフェッチでミスした場合は、２
次キャッシュへフェッチを行う。２次キャッシュでヒッ
トした場合、１次キャッシュへフェッチするが、このと
き１次キャッシュ内の別のクラスにデータが存在してい
た場合、同時にそのクラスのデータを無効化する。２次
キャッシュでミスした場合、主記憶に対しフェッチを行
う。このとき１次キャッシュ内の別のクラスにデータが
存在していた場合、同時にそのクラスのデ−タを無効化
する。１次キャッシュがストアでミスした場合は、２次
キャッシュへストアを行う。２次キャッシュでヒットし
た場合、２次キャッシュに対してのみストアを行う。こ
のとき１次キャッシュ内の別のクラスにデータが存在し
ていた場合、同時にそのクラスのデータを無効化する。
２次キャッシュでミスした場合、主記憶に対しフェッチ
をおこなう。このとき１次キャッシュ内の別のクラスに
データが存在していた場合、同時にそのクラスのデータ
を無効化する。

【００１６】他キャッシュから自キャッシュにデータ無
効化要求が入った場合、２次キャッシュの検索を行いア
ドレスヒットした場合、該エントリは無効化される。こ
のとき１次キャッシュにデータが存在していることを示
すビットを調べ、そのビットが立っていた場合、１次キ
ャッシュに対してもデータの無効化要求を出力する。

【００１７】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明のキャッシュシステムの
構成を示す図である。図１において、主記憶装置１、２
次キャッシュメモリ２、１次キャッシュメモリ４、ＴＬ
Ｂ５は図６のものと同様である。本発明では、２次キャ
ッシュアドレスアレイ３、１次キャッシュアドレスアレ
イ６、ＴＬＢによって変換された物理アドレスと２次キ
ャッシュアドレスアレイ内の物理アドレスとを比較する
比較器７、１次キャッシュ無効化判定回路８、１次キャ
ッシュアドレスアレイ内の物理アドレスとＴＬＢによっ
て変換された物理アドレスとを比較する比較器９が設け
られている。

【００１８】主記憶装置１、２次キャッシュメモリ２、
２次キャッシュアドレスアレイ３は物理アドレスで検索
され、１次キャッシュメモリ４、ＴＬＢ５、１次キャッ
シュアドレスアレイ６は、ＴＬＢ５でアドレス変換され
る前の仮想アドレスで検索される。また、従来例と同様
に、ページサイズを４ＫＢとし、１次キャッシュメモリ
４が４ページ分、１６ＫＢで構成されている。各ページ
は６４個のブロックからなり、各ブロックのサイズは６
４Ｂである。１次キャッシュメモリ４、１次キャッシュ
アドレスアレイ６は、４つのクラス＃０〜＃４に分けら
れている。そして、各クラス内のデータは、どの２つの
データも同一の物理アドレスに対応づけられることはな
い。

【００１９】なお、主記憶装置１と２次キャッシュメモ
リ２との間の転送データ単位はラインデータと呼び、２
次キャッシュメモリ２と１次キャッシュメモリ４との間
の転送データ単位はブロックデータと呼ぶ。

【００２０】図２は、仮想アドレスでＴＬＢ５、１次キ
ャッシュアドレスアレイ６を参照するときの詳細を示
す。キャッシュシステムがデータをフェッチするとき
は、仮想アドレス１０１で１次キャッシュメモリ４、Ｔ
ＬＢ５、１次キャッシュアドレスアレイ６が参照され
る。

【００２１】アドレスレジスタ１０に保持された仮想ア
ドレス１０１は、ページアドレスとページ内アドレスか
らなり、ページアドレスはタグとＴＬＢカラムアドレス
からなる。ページアドレスの下位２ビットはクラス選択
ビットとなる。また、ページ内アドレスは、ブロックの
先頭番地を指すブロックアドレス（６ビット）と、ブロ
ック内アドレス（６ビット）からなる。

【００２２】仮想アドレス１０１中のタグは比較器１１
に一方に入力される。ＴＬＢカラムアドレスでＴＬＢ５
を参照する。ＴＬＢ５の各エントリはタグと物理アドレ
スからなり、該タグと、仮想アドレス１０１中のタグと
が比較器１１で比較される。一致したとき、該当する物
理アドレス１１０が比較器９の一方に入力される。ＴＬ
Ｂ５で一致しないときは、図示しないアドレス変換装置
によって物理アドレスに変換される。

【００２３】ページアドレスの下位２ビット（クラス選
択ビット）とブロックアドレスを含むカラムアドレス
で、１次キャッシュアドレスアレイ６を参照する。１次
キャッシュアドレスアレイ６の各エントリは、物理アド
レスタグと１次キャッシュ有効ビットからなる。１次キ
ャッシュアドレスアレイ６から読み出した物理アドレス
タグ１０６は、ＴＬＢ５で変換された物理アドレス１１
０と比較器９で比較され、ヒット判定が行われる。有効
ビットが有効でヒットした場合は、１次キャッシュメモ
リ４の対応する位置のキャッシュブロックのデータをデ
ータ処理部に転送する。

【００２４】キャッシュミスした場合には、物理アドレ
ス１１０が２次キャッシュメモリ２および２次キャッシ
ュアドレスアレイ３に送られる。図３は、２次キャッシ
ュアドレスアレイ３の構成を示す。２次キャッシュアド
レスアレイ３の各エントリは、ライン有効ビット１１３
と物理アドレス１１１とクラス毎の１次キャッシュ有効
ビット１０４からなる。

【００２５】２次キャッシュアドレスアレイ３から読み
出されたライン有効ビット１１３と物理アドレス１１１
は、比較器７で物理アドレス１１０と比較されヒット判
定が行われる。このとき同時に、そのエントリに対応す
るデータが１次キャッシュメモリ４内のどのクラスに存
在するか否かを示すクラス有効ビット１０４を読み出
す。

【００２６】２次キャッシュアドレスアレイ３の検索の
結果、ライン有効ビット１１３が有効で、物理アドレス
が一致しヒットしたと判定されたとき、２次キャッシュ
メモリ２から読み出されたブロックデータは、データパ
ス１０８を介して１次キャッシュ４に転送される。この
とき対応する１次キャッシュアドレスアレイ６の１次キ
ャッシュ有効ビットを立てる。

【００２７】また、２次キャッシュアドレスアレイ３か
ら読み出されたクラス有効ビット１０４は、１次キャッ
シュ無効化判定回路８に入力される。この１次キャッシ
ュ無効化判定回路８には、仮想アドレス中の２ビットの
クラス選択ビット１１２も入力される。仮想アドレス中
のクラスと、クラス有効ビット１０４が有効となってい
るクラスとを比較する。比較の結果、一致していないと
きは、シノニムが発生しているので、１次キャッシュ無
効化判定回路８は、クラス有効ビット１０４が有効とな
っているクラスの無効化要求１０５を出す。

【００２８】無効化要求１０５を受けた１次キャッシュ
アドレスアレイ６は、対応する１次キャッシュ有効ビッ
トを取り下げて無効にする。また、２次キャッシュアド
レスアレイ３内のクラス有効ビット１０４は、フェッチ
されているクラスの有効ビットを立て、その他のクラス
の有効ビットを無効にする。例えば、フェッチされてい
るクラスが＃０で、２次キャッシュアドレスアレイ３内
の有効クラスが＃１であるとき、一致しないので、２次
キャッシュアドレスアレイ３内の＃１クラスを無効に
し、＃０クラスを有効にする。

【００２９】２次キャッシュアドレスアレイ３の検索の
結果、ミスした場合は、主記憶装置１に対してフェッチ
要求を出し、データパス１０９，１０８を介して２次キ
ャッシュメモリ２および１次キャッシュメモリ４にブロ
ックデータを転送する。転送書き込みと同時に、２次キ
ャッシュアドレスアレイ３および１次キャッシュアドレ
スアレイ６の対応するエントリのライン有効ビットおよ
び１次キャッシュ有効ビットを立てる。このとき２次キ
ャッシュアドレスアレイ３ではクラス有効ビットを同時
に立てる。

【００３０】キャッシュシステムがデータをストアをす
るときは、前述したフェッチと同様に、仮想アドレス１
０１で１次キャッシュメモリ４、ＴＬＢ５、１次キャッ
シュアドレスアレイ６が参照される。１次キャッシュア
ドレスアレイから読み出した物理アドレスタグ１０６
は、ＴＬＢ５で変換された物理アドレス１１０と比較器
９で比較され、ヒット判定が行われる。ヒットした場合
は、１次キャッシュメモリ４にデータ処理部から転送さ
れたデータをストアする。

【００３１】キャッシュミスした場合には、物理アドレ
ス１１０が２次キャッシュメモリ２および２次キャッシ
ュアドレスアレイ３に送られる。２次キャッシュアドレ
スアレイ３から読み出されたライン有効ビット１１３と
物理アドレス１１１は、比較器７で物理アドレス１１０
と比較されヒット判定が行われる。このとき同時に、そ
のエントリに対応するデータが１次キャッシュメモリ内
のどのクラスに存在するか否かを示すクラス有効ビット
１０４を読み出す。

【００３２】２次キャッシュアドレスアレイ３の検索の
結果、ライン有効ビット１１３が有効で、物理アドレス
が一致しヒットしたと判定されたとき、データ処理部か
らデータパス１０８を介して転送されたデータをストア
する。

【００３３】また、２次キャッシュアドレスアレイ３か
ら読み出されたクラス有効ビット１０４は、１次キャッ
シュ無効化判定回路８に入力される。この１次キャッシ
ュ無効化判定回路８には、仮想アドレス中の２ビットの
クラス選択ビット１１２も入力される。仮想アドレス中
のクラスと、クラス有効ビット１０４が有効となってい
るクラスとを比較し、比較の結果一致していないとき
は、１次キャッシュ無効化判定回路８は、クラス有効ビ
ット１０４が有効となっているクラスの無効化要求１０
５を出す。

【００３４】無効化要求１０５を受けた１次キャッシュ
アドレスアレイ６は、対応する１次キャッシュ有効ビッ
トを取り下げる。また、２次キャッシュアドレスアレイ
３内のクラス有効ビット１０４を落す。

【００３５】２次キャッシュアドレスアレイ３の検索の
結果、ミスした場合は、主記憶装置１に対してフェッチ
要求を出し、データパス１０９を介して２次キャッシュ
メモリ２にデータを転送する（ストアイン方式）。転送
後、２次キャッシュメモリ２に先に転送されたストアデ
ータを書き込むと同時に、２次キャッシュアドレスアレ
イ３の対応するライン有効ビットを立てる。

【００３６】なお、２次キャッシュアドレスアレイ３の
構成は、上記した例の他に、図４に示すように構成する
ことができる。すなわち、図３のクラス対応の１ビット
を、図４に示すように１次キャッシュの仮想アドレスと
有効ビットで構成してもよい。また、２次キャッシュと
１次キャッシュの扱うデータの単位が異なる場合、１次
キャッシュの各クラスにそのデータが存在するか否かを
示す有効ビットは、１次キャッシュの扱うデータの単位
ごとに持てばよい。

【００３７】次に、階層キャッシュシステムにおいて、
階層間一致制御のためのキャッシュ無効化について説明
する。システム内の他のキャッシュの更新などの外部要
因により、キャッシュの無効化を行わなければならない
ことがある。この要因をすべて１次キャッシュに報告し
てキャッシュを無効化する度にブロックすると、ＣＰＵ
の性能低下となる。このため、図６に示すように、従来
１次キャッシュアドレスアレイのコピー１２を持ち、外
部からの要求は、この１次キャッシュアドレスアレイの
コピー１２を検索し、その検索の結果、１次キャッシュ
にデータが有ることが判明した場合にのみ、１次キャッ
シュに無効化要求を出している。なお、１次キャッシュ
アドレスアレイのコピーについては、例えば特開平１−
２８８９４１号公報、特開平１−１７３１４４号公報に
記載されている。

【００３８】このように、階層メモリ構成をもつキャッ
シュシステムにおいては、上位階層のキャッシュ検索の
結果生じる下位階層への無効化要求を減らし、プロセッ
サが過剰にパイプラインロックされることを防ぐ必要が
ある。

【００３９】本実施例では、外部（他のプロセッサまた
はＩ／Ｏ）からキャッシュ無効化要求があった場合、以
下のように処理にする。外部からのキャッシュ無効化要
求はアドレスパス１０２を介して２次キャッシュアドレ
スアレイ３に送られる。２次キャッシュアドレスアレイ
３を検索の結果、得られた物理アドレスは比較器７でヒ
ット判定が行われる。ヒット、すなわち２次キャッシュ
２にデータが存在していた場合、２次キャッシュアドレ
スアレイ３のライン有効ビット１１３を落す。このと
き、クラス有効ビットが立っていた場合、１次キャッシ
ュ無効化判定回路８は、１次キャッシュアドレスアレイ
６に無効化要求１０５と、その物理アドレス１０３を発
行する。無効化要求を受けると、１次キャッシュアドレ
スアレイ６は、その他の参照をストップして、１次キャ
ッシュアドレスアレイ６の物理アドレス１０３の有効ビ
ットを落す。

【００４０】

【発明の効果】以上、説明したように、本発明によれ
ば、従来技術のように１次キャッシュで複数のクラスを
同時に比較するための比較器を設けることなくシノニム
を検出することができるので、プロセッサのチップサイ
ズを小さくすることが可能となる。また、２次キャッシ
ュの各エントリに設けた１次キャッシュ存在ビットによ
り、外部からの無効化要求を処理しているので、１次キ
ャッシュは他キャッシュからの干渉が防止され、性能を
向上させることができる。

【図面の簡単な説明】

【図１】本発明のキャッシュシステムの構成を示す図で
ある。

【図２】仮想アドレスでＴＬＢ、１次キャッシュアドレ
スアレイを参照するときの詳細を示す。

【図３】２次キャッシュアドレスアレイの構成を示す。

【図４】２次キャッシュアドレスアレイの他の構成を示
す。

【図５】メモリ階層化の一例を示す。

【図６】従来のキャッシュシステムの構成を示す。

【図７】１次キャッシュメモリとメモリアドレスとの対
応を説明する図である。

【符号の説明】

１ 主記憶装置 ２ ２次キャッシュメモリ ３ ２次キャッシュアドレスアレイ ４ １次キャッシュメモリ ５ ＴＬＢ ６ １次キャッシュアドレスアレイ ７、９ 比較器 ８ １次キャッシュ無効化判定回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と、該主記憶装置の一部が記
   憶され物理アドレスで検索される２次キャッシュメモリ
   と、各エントリに有効ビットと物理アドレスが登録され
   た２次キャッシュアドレスアレイと、該２次キャッシュ
   メモリの記憶内容の一部が記憶され仮想アドレスで検索
   される１次キャッシュメモリと、該仮想アドレスを物理
   アドレスに変換するアドレス変換装置と、該１次キャッ
   シュメモリが複数のクラスで構成され、各クラスには複
   数の仮想ページが割り当てられているとき、各クラスの
   各エントリに１次キャッシュ有効ビットと物理アドレス
   が登録された１次キャッシュアドレスアレイとを備えた
   データ処理装置におけるキャッシュ制御方法において、
   前記２次キャッシュアドレスアレイには、当該エントリ
   に対応するデータが前記１次キャッシュメモリ内のどの
   クラスにあるか否かを示すクラス有効ビットが登録され
   ていて、前記アドレス変換後の物理アドレスで前記１次
   キャッシュアドレスアレイを参照したときにキャッシュ
   ミスしたとき、該物理アドレスで前記２次キャッシュア
   ドレスアレイを参照し、ヒットしたとき、該２次キャッ
   シュアドレスアレイ内のクラス有効ビットを参照し、該
   クラス有効ビットが有効であるとき、該有効であるクラ
   スと、前記仮想アドレスで指定されるクラスとを比較す
   ることによってシノニムを検出することを特徴とするキ
   ャッシュ制御方法。