JP2022503558A - 命令キャッシュにおけるプリフェッチの強制終了及び再開 - Google Patents
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Abstract
Description
Claims (20)
- 装置であって、
中央処理装置(CPU)コア、
前記CPUコアによる実行のための命令を格納する第1のメモリキャッシュ、
前記CPUコアによる実行のための命令を格納するための第2のキャッシュであって、前記第1のメモリキャッシュにおけるミスに応答してアクセス可能な前記第2のキャッシュ、及び
前記CPUコア及び前記第1及び第2のメモリキャッシュに結合されるメモリコントローラサブシステム、
を含み、
前記メモリコントローラサブシステムが、
前記CPUコアから受け取った第1の仮想アドレスの前記第1のメモリキャッシュにおけるミス又はヒットを判別し、
前記第1の仮想アドレスに基づいて第2の仮想アドレスを生成し、
前記第2の仮想アドレスの前記第1のメモリキャッシュにおけるミス又はヒットを判定し、
前記第2の仮想アドレスを物理アドレスに変換し、
前記物理アドレスと前記第2の仮想アドレスのミス又はヒット判定とに関連するステータスビットを有効状態に設定し、
前記CPUコアからゼロのカウント値の受領に応答して、前記ステータスビットを無効状態に変更し、
前記CPUコアからの再開インジケーションの受領に応答して、前記ステータスビットを有効状態に戻す、
ように構成される、
装置。 - 請求項1に記載の装置であって、前記メモリコントローラサブシステムが、前記第2の仮想アドレスから変換された前記物理アドレスを用いて、第2のメモリキャッシュからプログラム命令をリトリーブするように構成される、装置。
- 請求項1に記載の装置であって、前記カウント値の受領が、前記第2の仮想アドレスを前記物理アドレスに変換した後に行われる、装置。
- 請求項1に記載の装置であって、前記CPUコアからの前記カウント値の受領が、前記CPUコアから前記再開インジケーションを受け取る前に行われる、装置。
- 請求項1に記載の装置であって、前記物理アドレス及び前記ステータスビットが格納されるレジスタをさらに備える、装置。
- 請求項5に記載の装置であって、前記第1のメモリキャッシュにおける前記第2の仮想アドレスの前記ヒット又はミスのインジケーションが、前記物理アドレス及び前記ステータスビットと共に前記レジスタに格納される、装置。
- 請求項1に記載の装置であって、前記第1のメモリキャッシュが、データではなくプログラム命令を格納するためのものである、装置。
- 装置であって、
中央処理装置(CPU)コア、
前記CPUコアによる実行のための命令を格納するための第1のメモリキャッシュ、
前記CPUコアによる実行のための命令を格納するための第2のキャッシュであって、前記第1のメモリキャッシュにおけるミスに応答して命令をリトリーブするための前記第2のメモリキャッシュ、
前記CPUコア及び第1及び第2のメモリキャッシュに結合されるメモリコントローラサブシステム、
を含み、
前記メモリコントローラサブシステムが、
前記第1のメモリキャッシュにおける第1の仮想アドレスのヒット又はミス状況を推論的に判定し、
前記第1の仮想アドレスを物理アドレスに推論的に変換し、
前記ヒット又はミス状況と前記物理アドレスとに関連してステータスを有効状態に設定し、
前記第1の仮想アドレスに関連するプログラム命令が必要とされないとの前記CPUコアからの第1のインジケーションの受領に応答して、前記ステータスを無効状態に再設定し、
前記第1の仮想アドレスに関連するプログラム命令が必要とされるとの前記CPUコアからの第2のインジケーションの受領に応答して、前記ステータスを有効状態に再設定する、
ように構成される、
装置。 - 請求項8に記載の装置であって、前記メモリコントローラサブシステムが、前記CPUコアからメモリコントローラサブシステムに送信される第2の仮想アドレスから前記第1の仮想アドレスを推論的に生成するように構成される、装置。
- 請求項8に記載の装置であって、前記第1の仮想アドレスに関連するプログラム命令が必要とされないとの前記CPUコアからの前記第1のインジケーションがカウント値を含み、前記カウント値がゼロの値を有する、装置。
- 請求項8に記載の装置であって、前記第1の仮想アドレスに関連するプログラム命令が必要とされるとの前記CPUコアからの前記第2のインジケーションが、前記第1の仮想アドレスで始まるプログラム命令のリトリーブを継続するように前記メモリコントローラサブシステムに命令する信号を含む、装置。
- 請求項11に記載の装置であって、前記第2のインジケーションを受け取ると、前記メモリコントローラサブシステムが、前記第1のメモリキャッシュにおける前記第1の仮想アドレスの前記ヒット又はミス状況を再び判定することなく、前記第1の仮想アドレスで始まるプログラム命令をリトリーブし続けるように構成される、装置。
- 請求項12に記載の装置であって、前記第2のインジケーションを受け取ると、前記メモリコントローラサブシステムが、前記第1の仮想アドレスを前記物理アドレスに再び変換することもなく、前記第1の仮想アドレスで始まるプログラム命令をリトリーブし続けるように構成される、装置。
- 請求項8に記載の装置であって、前記CPUコアが、前記第1の仮想アドレスを前記メモリコントローラサブシステムに提供することもなく、前記第2のインジケーションを提供するように構成される、装置。
- 請求項8に記載の装置であって、前記第1のインジケーションの受領が、前記ヒット又はミス状況の推論的判定と、前記第1の仮想アドレスの前記物理アドレスへの推論的変換との後に成される、装置。
- システムオンチップ(SoC)であって、
入力/出力デバイス、及び
前記入力/出力デバイスに結合されるプロセッサ、
を含み、
前記プロセッサが、
中央処理装置(CPU)コアと、前記CPUコアによる実行のための命令を格納するための第1のメモリキャッシュと、第2のメモリキャッシュと、前記CPUコア及び前記第1及び第2のメモリキャッシュに結合されるメモリコントローラサブシステムとを含み、前記メモリコントローラサブシステムが、
前記第1のメモリキャッシュにおける第1の仮想アドレスのヒット又はミス状況を推論的に判定し、
前記第1の仮想アドレスを物理アドレスに推論的に変換し、
前記ヒット又はミス状況と前記物理アドレスとに関連して、ステータスを有効状態に設定し、
前記第1の仮想アドレスに関連するプログラム命令が必要とされないとの前記CPUコアからの第1のインジケーションの受領に応答して、前記ステータスを無効状態に再設定し、
前記第1の仮想アドレスに関連するプログラム命令が必要とされるとの前記CPUコアからの第2のインジケーションの受領に応答して、前記ステータスを有効状態に再設定する、
ように構成される、
SoC。 - 請求項16に記載のSoCであって、前記メモリコントローラサブシステムが、前記CPUコアから前記メモリコントローラサブシステムに送信される第2の仮想アドレスから前記第1の仮想アドレスを推論的に生成するように構成される、SoC。
- 請求項16に記載のSoCであって、前記第1の仮想アドレスに関連するプログラム命令が必要とされないとの前記CPUコアからの前記第1のインジケーションがカウント値を含み、前記カウント値がゼロの値を有する、SoC。
- 請求項16に記載のSoCであって、前記CPUコアが、前記第1の仮想アドレスを前記メモリコントローラサブシステムに提供することもなく、前記第2のインジケーションを提供するように構成される、装置。
- 請求項16に記載のSoCであって、前記第2のインジケーションを受け取ると、前記メモリコントローラサブシステムが、前記第1のメモリキャッシュにおける前記第1の仮想アドレスの前記ヒット又はミス状況を再び判定することもなく、かつ、前記第1の仮想アドレスを前記物理アドレスに再び変換することもなく、前記第1の仮想アドレスで始まるプログラム命令をリトリーブし続けるように構成される、SoC。
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