JPH0981459A - アドレス変換バッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】 仮想計算機方式でのアドレス変換バッファの
無効化に費やす処理時間を短縮する。 【構成】 アドレス変換バッファ２１を計算機属性３０
によりホスト領域／ゲスト領域といった複数の領域に分
割する。カラム制御回路４１，４２，４３に対し、仮想
アドレス下位部３２に加え、計算機属性３０を入力する
ことにより、アドレス変換バッファ２１へのアクセスを
分割した領域単位に行なえるようにする。これにより、
アドレス変換バッファ２１の無効化におけるエントリの
サーチ処理の時も、カラム制御回路４１，４２，４３を
通して、指定する計算機属性で登録されているエントリ
にのみサーチ処理が行え、サーチ処理のエントリ数を削
減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス変換バッファ
を備えた仮想計算機方式の情報処理装置に係り、特にア
ドレス変換バッファのエントリの無効化に費やす実効的
な処理時間を短縮するのに好適なアドレス変換バッファ
構成に関する。

【０００２】

【従来の技術】一般に仮想記憶の情報処理装置は、仮想
アドレスから実アドレスへのアドレス変換処理を行うと
きに２つの変換テーブルを利用する。その変換テーブル
とは、仮想アドレスをセグメントと呼ばれる単位で管理
するためのセグメントテーブルとそのセグメントをさら
に細かく分割し、ページと呼ばれる単位で管理するため
のページテーブルである。前記セグメントテーブルはエ
ントリとして各ページテーブルの先頭アドレスを保持
し、前記ページテーブルはエントリとして各ページの実
ページアドレスを保持する。図５に、セグメントテーブ
ルとページテーブルによるアドレス変換処理の概念図を
示す。また、図６に仮想アドレス空間と実アドレス空間
の対応関係の概念図を示す。

【０００３】ところで、この種の情報処理装置は、図５
のようなアドレス変換処理を高速に行なうために、以前
にセグメント／ページテーブル参照によるアドレス変換
処理により求めた仮想アドレスと実アドレスとの対を含
むエントリを複数格納する専用のアドレス変換バッファ
を備えている。情報処理装置は、仮想アドレスを実アド
レスへ変換する要求があると、要求のあった仮想アドレ
スが既にアドレス変換バッファに格納されていれば、そ
の仮想アドレスに対応する実アドレスをアドレス変換バ
ッファから読出す。

【０００４】この仮想記憶の情報処理装置においては、
既にアドレス変換バッファに登録されているエントリが
不要となる場合があり、このエントリに対して無効化処
理を実行する。この処理をパージ処理という。アドレス
変換バッファへのパージ処理を行なう命令としてＩＰＴ
Ｅ（Ｉnvalidate Ｐage Ｔable Ｅntry ；ページテーブ
ルエントリの無効化）命令がある。ＩＰＴＥ命令によ
り、指定されたページテーブルエントリが無効化される
ため、該ページテーブルエントリを使用してアドレス変
換バッファに登録されたエントリがある場合、該エント
リも無効化する必要がある。

【０００５】一方、仮想計算機方式は、１台の実計算機
上で複数のＯperating Ｓystem（ＯＳ）が実行可能な方
式である。１つ１つのＯＳは複数のユーザプログラム
（ＡＰ）を実行し、独立した計算機のように見えるの
で、仮想計算機と呼ばれる。仮想計算機方式における各
ＯＳをゲスト、これらＯＳを管理するＣontrol Ｐrogra
m（ＣＰ）をホストと呼ぶ。図７に、仮想計算機方式の
概念図を示す。これは、ＣＰ（ホスト）の制御下で、二
つのＯＳ（ゲスト）が各々独立に動作することを示して
いるが、さらに、それぞれのＯＳの下で別のＯＳを動作
させることもできる。

【０００６】仮想計算機方式では、ゲストのアドレス空
間はホストの仮想アドレス空間に割り当てられ、さらに
各ゲスト上でゲスト仮想アドレスからゲスト実アドレス
に変換するゲストアドレス変換処理とホスト上でのホス
ト仮想アドレスからホスト実アドレスに変換するホスト
アドレス変換処理との２段階のアドレス変換処理により
システム全体のメモリ管理を行なっている。このため、
ゲスト仮想アドレスからゲスト実アドレスを求めるため
のゲスト変換テーブルとホスト仮想アドレスからホスト
実アドレスを求めるためのホスト変換テーブルを設置し
ている。図８に、仮想計算機方式でのアドレス変換の概
念図を示す。

【０００７】ゲスト上のゲスト仮想アドレスは、ゲスト
上のゲスト変換テーブルによりゲスト仮想アドレスをゲ
スト実アドレス、すなわちホスト仮想アドレスに変換さ
れ（ゲストアドレス変換）、さらにホスト上のホスト変
換テーブルにより、このホスト仮想アドレスをホスト実
アドレスに変換する（ホスト変換テーブル）、２回のア
ドレス変換処理がおこなわれる。一方、ホスト上のホス
ト仮想アドレスは、ホスト上のホスト変換テーブルによ
りホスト仮想アドレスからホスト実アドレスへアドレス
変換される。

【０００８】これらの結果、ゲスト仮想アドレスをアド
レス変換バッファに登録する場合には、ゲスト仮想アド
レスとホスト実アドレスの対を含むエントリを登録す
る。ホスト仮想アドレスを登録する場合には、ホスト仮
想アドレスとホスト実アドレスの対を含むエントリを登
録する。従って、図８に一例を示すように、アドレス変
換バッファには、同一のホスト実アドレスに対してゲス
ト仮想アドレスとホスト仮想アドレスが登録される可能
性がある。そこで登録するエントリにホスト／ゲストの
区別を行なうフィールド（以下、計算機属性と呼ぶ）を
持ち、アドレス変換バッファへアドレス等と同時に登録
する。これにより、アドレス変換バッファに登録したエ
ントリがゲスト仮想アドレスかホスト仮想アドレスかを
区別できるようにしている。

【０００９】仮想計算機方式におけるＩＰＴＥ命令で
は、指定されたページテーブルエントリの無効化処理と
該ページテーブルエントリを使用してアドレス変換バッ
ファに登録されたエントリがある場合の該エントリの無
効化処理が行なわれる。しかし、無効化するページテー
ブルエントリがゲストページテーブルエントリかホスト
ページテーブルエントリであるかによってアドレス変換
バッファのエントリの無効化処理が異なる。図９に、仮
想計算機方式でページテーブルエントリの無効化による
アドレス変換バッファの無効化の概念図を示す。

【００１０】まず、ゲストページテーブルエントリを無
効化する場合、無効化する該エントリとホスト変換テー
ブルとを使用したアドレス変換処理によって得られたホ
スト実アドレスとアドレス変換バッファに既に登録され
ているホスト実アドレスとを比較し、一致するエントリ
を無効化する。この場合、アドレス変換バッファ内の比
較するエントリは、無効化するゲストページテーブルエ
ントリが示すゲスト仮想アドレスを含むエントリのみで
ある（図９（ａ））。

【００１１】次に、ホストページテーブルエントリを無
効化する場合、無効化する該エントリを使用したアドレ
ス変換処理によって得られたホスト実アドレスとアドレ
ス変換バッファに既に登録されているホスト実アドレス
とを比較し、一致するエントリを無効化する。この場
合、アドレス変換バッファ内の比較するホスト仮想アド
レスを登録しているエントリは、無効化するホストペー
ジテーブルエントリが示すホスト仮想アドレスを含むエ
ントリのみである。しかし、ゲスト仮想アドレスを登録
しているエントリは、無効化するホストページテーブル
エントリでは、ゲスト仮想アドレスを特定できない。従
って、アドレス変換バッファの全エントリを比較し、ホ
スト実アドレスが一致したエントリに対して無効化処理
を行なう（図９（ｂ））。

【００１２】このように仮想計算機方式では、ホスト上
でのＩＰＴＥ命令により全エントリに対しての逐一サー
チが行われることがある。近年の仮想記憶方式の情報処
理装置では、アドレス変換バッファの容量が増大し、そ
のことによりアドレス変換処理におけるアドレス変換バ
ッファのヒット率が向上している。しかし、アドレス変
換バッファのエントリ数が増加したことにより、先に述
べたホストのＩＰＴＥ命令ではサーチが必要となるエン
トリ数が増加する。従って、仮想計算機方式では、パー
ジ処理時の全エントリサーチにかかるオーバヘッドが問
題となってくる。

【００１３】

【発明が解決しようとする課題】従来技術におけるアド
レス変換バッファ装置の構成例を図１０に示す。アドレ
ス変換バッファ２１への登録は、アドレス変換バッファ
入力レジスタ２０における仮想アドレス下位部３２で示
されるカラムに対し、該入力レジスタ２０中の仮想アド
レス上位部３１、実アドレス３３、及び計算機属性３０
を一組にして書き込むことにより行なわれる。アドレス
変換バッファ２１に対する参照要求があると、入力レジ
スタ２０の仮想アドレス下位部３２で示されるカラムを
読み出し、その仮想アドレス上位部出力３６と入力レジ
スタ２０の仮想アドレス上位部３１とを比較回路２３で
比較し、一致すると、有効判定回路２４により、当該カ
ラムの実アドレス出力３７を実アドレス出力レジスタ２
２に設定する。バリットビット３４は、当該カラムが有
効か否かを示し、例えば、有効は“１”、無効は“０”
となるものである。

【００１４】この従来のアドレス変換バッファ構成で
は、エントリは仮想アドレス下位部３２で示されるカラ
ムに連想的に登録されるため、計算機属性３０に関して
は連想されない。従って、先に述べたとおり、ホスト上
でのＩＰＴＥ命令によってパージ処理を実行するとき、
アドレス変換バッファ内のどのエントリにどの計算機属
性が登録されているかが不明であることから、アドレス
変換バッファの全エントリをサーチする必要がある。

【００１５】本発明の目的は、前記問題点を解決し、ア
ドレス変換バッファを備えた仮想計算機方式の情報処理
装置において、大容量のアドレス変換バッファを使用し
た場合でも、アドレス変換バッファのパージ処理の高速
化を図ることにある。

【００１６】

【課題を解決するための手段】本発明は、アドレス変換
バッファを計算機属性により連続した複数の領域に分割
し、仮想アドレスと実アドレスの対を含む各エントリ
を、その計算機属性に従ってアドレス変換バッファに登
録することで、パージ処理の際に従来技術ではアドレス
変換バッファの全エントリのサーチが必要な場合でも、
サーチする計算機属性を特定して、サーチに要するエン
トリの数を削減するようにしたことである。

【００１７】図１は、本発明のアドレス変換バッファ装
置の一般的構成を示すブロック図である。図において、
アドレス変換バッファ２１は、仮想アドレスの種類を示
す計算機属性により、ホスト領域、ゲスト領域、さらに
はゲストの配下のサブゲスト領域といった複数の領域
（１〜Ｎ領域）に分割される。カラム制御回路４１、４
２、４３は、該アドレス変換バッファ２１の各領域に対
応して、アドレス変換バッファ入力レジスタ２０の仮想
アドレス下位部３２に加え、計算機属性３０を入力する
ことにより、アドレス変換バッファ２１の各領域対応
に、該アドレス変換バッファ２１への格納、読出しを行
なうエントリを決定する。また、パージ処理を実行する
時にも、このカラム制御回路４１，４２，４３を通し
て、アドレス変換バッファ２１のサーチ領域を特定す
る。

【００１８】

【作用】アドレス変換処理の結果をアドレス変換バッフ
ァ２１に登録するときは、アドレス変換バッファ入力レ
ジスタ２０における仮想アドレス上位部３１と登録用実
アドレス３３の対を含む計算機属性３０、バリッドビッ
ト３４などを、カラム制御回路４１、４２あるいは４３
により決定された該当領域の該当エントリに登録する。
また、アドレス変換バッファ２１に対する参照要求があ
ると、同様にカラム制御回路４１、４２あるいは４３に
より決定されたアドレス変換バッファ２１の該当領域の
該当エントリを読み出し、その仮想アドレス上位出力３
６部と入力レジスタ２０の仮想アドレス上位部３１とを
比較回路２３で比較し、一致の場合、実アドレス出力３
７を実アドレス出力レジスタ２２の上位に設定する。実
アドレス出力レジスタ２２の下位には、入力レジスタ２
０のオフセットアドレスがそのまま設定される。

【００１９】ＩＰＴＥ命令の実行の際は、計算機属性３
０に従い、次の様に処理を行なう。ゲストページテーブ
ルに対するＩＰＴＥ命令の場合は、指定されたゲストペ
ージテーブルエントリを無効化するとともに、カラム制
御回路４１、４２あるいは４３を通し、計算機属性３０
がゲストであるアドレス変換バッファ２１の該当領域を
アクセスし、出力したホスト実アドレス３７が無効化す
るゲストページテーブルエントリのホスト実アドレスと
一致した場合、そのエントリのバリッドビット３４を無
効化する。ホストページテーブルに対するＩＰＴＥ命令
の場合は、指定されたホストページテーブルエントリを
無効化するとともに、同様にカラム制御回路４１、４２
あるいは４３を通し、計算機属性３０がホストであるア
ドレス変換バッファ２１の該当領域をアクセスし、出力
したホスト実アドレス３７が無効化するホストページテ
ーブルエントリのホスト実アドレスと一致した場合、そ
のエントリのバリッドビットを無効化する。さらに、ゲ
スト仮想アドレスがそのホスト仮想アドレスに割り当て
られていることがあるため、アドレス変換バッファ２１
の計算機属性ゲストの領域の全エントリをサーチし、ホ
スト実アドレスが一致したエントリの無効化処理を行な
う。

【００２０】図２に、計算機属性によるアドレス変換バ
ッファの分割の一例を示す。図２（ａ）は計算機属性に
よる分割前の状態、図２（ｂ）は分割後の状態で、ここ
ではホスト領域とゲスト領域の二つに分割される例を示
している。図２（ｂ）の場合、ゲストページテーブルに
対するＩＰＴＥ命令では、ゲスト領域をサーチすればよ
いため、サーチに要するエントリ数を削減でき、アドレ
ス変換バッファのバージ処理の高速化が達成される。

【００２１】

【実施例】以下、本発明の実施例を図面により詳細に説
明する。

【００２２】図３は本発明の第１の実施例の構成を示す
ブロック図である。図において、２０はアドレス変換バ
ッファへの入力レジスタである。この入力レジスタ２０
は、データの内容により仮想アドレス上位部３１、仮想
アドレス下位部３２、計算機属性フィールド３０、アド
レス変換バッファ分割イネーブルビット５１、実アドレ
ス３３、バリッド３４、オフセットアドレス３５に分け
られる。２１はアドレス変換バッファであり、各エント
リは仮想アドレス上位部３１、計算機属性（ここではホ
スト／ゲスト）３０、実アドレス３３およびバリッドビ
ット３４を登録している。３６はアドレス変換バッファ
２１からの仮想アドレス上位部出力、３７はアドレス変
換バッファ２１からの実アドレス出力である。２２は実
アドレスの出力レジスタである。２３は比較回路で、ア
ドレス変換バッファ参照時、入力レジスタ２０の仮想ア
ドレス上位部３１とアドレス変換バッファ２１からの仮
想アドレス上位部出力３６との比較を行う。２４は実ペ
ージアドレスの有効判定回路である。４１はホスト仮想
アドレスに対するカラム制御回路（ホストカラム制御回
路）、４２はゲスト仮想アドレスに対するカラム制御回
路（ゲストカラム制御回路）である。本実施例では、計
算機属性の値が“０”のとき、そのときの仮想アドレス
はホスト仮想アドレスとして取り扱われ、計算機属性の
値が“１”のときは、ゲスト仮想アドレスとして取り扱
われるとする。

【００２３】図３（ａ）は、アドレス変換バッファ２１
を計算機属性により、ホスト仮想アドレスの下位部が連
続して登録されているエントリの領域（ホスト領域）２
１−１とゲスト仮想アドレスの下位部が連続して登録さ
れているエントリの領域（ゲスト領域）２１−２とに、
同一エントリ数ずつ２分割することを示す図である。以
下、この図３（ａ）により、アドレス変換バッファ２１
を分割した場合のエントリの登録、読み出し、パージの
処理を説明する。この場合、アドレス変換バッファイネ
ーブル５１は“１”にセットされ、固定されている。

【００２４】アドレス変換処理により仮想アドレスに対
応した実アドレスが求められると、仮想アドレスと実ア
ドレスの対を含むエントリをアドレス変換バッファ２１
に登録するために、アドレス変換バッファ入力レジスタ
２０に計算機属性３０、仮想アドレス上位部３１、仮想
アドレス下位部３２、実アドレス３３の各値がセットさ
れる。該入力レジスタ２０の計算機属性３０が“０”の
ときはホスト仮想アドレスとして取り扱われ、ホストカ
ラム制御回路４１にアドレス変換バッファイネーブル５
１の“１”、計算機属性３０の“０”及び仮想アドレス
下位部３２を入力することにより、アドレス変換バッフ
ァ２１におけるホスト領域２１−１内の仮想アドレス下
位部３２によって示されたカラムに、入力レジスタ２０
の仮想アドレス上位部３１、計算機属性３０、実アドレ
ス３３の各値及び該エントリの有効性を示すバリッドビ
ット３４の“１”を書込み、該エントリからの読み出し
を可能とする。また、入力レジスタ２０の計算機属性３
０が“１”のときはゲスト仮想アドレスとして取り扱わ
れ、ゲストカラム制御回路４２にアドレス変換バッファ
イネーブル５１の“１”、計算機属性３０の“１”及び
仮想アドレス下位部３２を入力することにより、アドレ
ス変換バッファ２１におけるゲスト領域２１−２内の仮
想アドレス下位部３２によって示されたカラムに、入力
レジスタ２０の仮想アドレス上位部３１、計算機属性３
０、実アドレス３３の各値及び該エントリのバリッドビ
ット３４として“１”を書込み、該エントリからの読み
出しを可能とする。

【００２５】このように、計算機属性３０をカラム制御
に使用することにより、アドレス変換バッファをホスト
領域／ゲスト領域に分割することが可能となる。

【００２６】アドレス変換バッファ２１に既に登録され
ているエントリを読み出す場合も、入力レジスタ２０の
計算機属性が“０”のときは、ホストカラム制御回路４
１にアドレス変換バッファイネーブル５１の“１”、計
算機属性３０の“０”及び仮想アドレス下位部３２を入
力することにより、アドレス変換バッファ２１における
ホスト領域２１−１内の仮想アドレス下位部３２によっ
て示されたカラムから、仮想アドレス上位部出力３６と
実アドレス出力３７が読み出される。また計算機属性が
“１”のときは、ゲストカラム制御回路４２にアドレス
変換バッファイネーブル５１の“１”、計算機属性３０
の“１”及び仮想アドレス下位部３２を入力することに
より、アドレス変換バッファ２１におけるゲスト領域２
１−２内の仮想アドレス下位部３２によって示されたカ
ラムから、仮想アドレス上位部出力３６と実アドレス出
力３７が読み出される。この読み出された仮想アドレス
上位部出力３６は、入力レジスタ２０の仮想アドレス上
位部３１と比較回路２３にて比較され、一致した場合
は、“１”を有効判定回路２３に出力する。この時、有
効判定回路２３はアドレス変換バッファ２１からの実ア
ドレス出力３７を有効とし、実アドレス出力レジスタ２
２にセットする。比較回路２３の入力が一致しない場合
は、図５に示すようなアドレス変換処理を行ない、上記
計算機属性にしたがってアドレス変換バッファ２１へ登
録したあとで、再読出しを行なう。

【００２７】アドレス変換バッファ２１を、図３（ａ）
このように２分割した場合、分割しない場合と比べて総
容量は変化しないが、仮想アドレス下位部３２として入
力できるカラム数は半分となる。従って、減少したアド
レスのビット分は、仮想アドレス上位部３１としてアド
レス変換バッファ２１に書込まれるため、図３（ａ）
２、３ビット分の容量が増える。しかし、もともとアド
レス変換バッファ２１は、４バイト程度のビット幅を持
っているため、この増加は、全体量からは、大きな増加
ではない。

【００２８】アドレス変換バッファ２１のパージ処理で
は、ホスト領域２１−１、ゲスト領域２１−２のエント
リによらず、ホスト制御回路４１あるいはゲストカラム
制御回路４２に無効化するエントリに対して仮想アドレ
ス下位部３１をカラムとして入力することで、そのエン
トリのバリッドビット３４に“０”を書き込む。これに
より、次にこのカラムにエントリが登録されるまで、該
エントリは読出し不可となる。

【００２９】ホストページテーブルエントリを無効化す
るＩＰＴＥ命令において、ホスト仮想アドレスでアドレ
ス変換バッファ２１に登録したエントリの無効化のほ
か、ゲスト仮想アドレスでアドレス変換バッファ２１に
登録したエントリの無効化においてエントリをサーチ処
理する時には、アドレス変換バッファ２１は、計算機属
性３０によりホスト領域２１−１、ゲスト領域２１−２
に分割されているため、ゲスト領域２１−２内のエント
リのみサーチを行えばよい。

【００３０】この場合、アドレス変換バッファイネーブ
ル５１の“１”、計算機属性３０の“１”、及び仮想ア
ドレス下位部３２をゲストカラム制御回路４２に入力
し、仮想アドレス下位部３２の値は、“０”から“１”
ずつ加算した値をカラムとして入力する。そして、各エ
ントリに登録された実アドレスを読み出し、無効化する
ページテーブルエントリの実アドレスと比較して、一致
したエントリのバリッド３４に“０”を入力する。これ
により、アドレス変換バッファ２１のゲスト領域２１−
２に対してのみサーチ処理が行われる。

【００３１】このように、図３（ａ）では、アドレス変
換バッファ２１のサーチする領域を特定できるため、図
１０の従来技術によるアドレス変換バッファに比べてサ
ーチするエントリ数の削減が実現できる。

【００３２】次に、図３（ｂ）により、アドレス変換バ
ッファ２１を計算機属性により分割しない場合の動作を
説明する。この場合、アドレス変換バッファイネーブル
５１には”０”がセットされ、固定されている。この時
は、ホストカラム制御回路４１とゲストカラム制御回路
４２への計算機属性３０の入力は無効となり、仮想アド
レス下位部３２の入力により、アドレス変換バッファ２
１は、１つの連続した仮想アドレス下位部３２をカラム
入力とするアドレス変換バッファとして動作する。アド
レス変換バッファ２１の各エントリの登録、読出し、パ
ージの各処理は、図１０の従来技術によるアドレス変換
バッファと同じである。

【００３３】図３（ｂ）のように、アドレス変換バッフ
ァ２１を領域分割しない場合は、カラムの入力は、仮想
アドレス下位部３２だけに依存し、出来るだけ新しいエ
ントリが格納されるため、ヒット率の向上が期待でき
る。

【００３４】パージ処理における全エントリサーチの実
行時間が問題とならないような場合は、アドレス変換バ
ッファを計算機属性によって分割せずにヒット率を向上
させた方がシステムの実効的な処理時間を短縮できる。
図３の構成では、アドレス変換バッファイネーブル５１
の入力により、それぞれアドレス変換バッファ２１をア
ドレス空間での分割、非分割を制御できる。アドレス変
換バッファイネーブル５１の“０”と“１”の切り替え
は、アドレス変換バッファ２１が全て空きの状態、即ち
アドレス変換バッファ２１の全エントリのバリッドビッ
ト３４が“０”のときに可能である。構成するシステム
や使用するプログラムの特性に応じて、特にパージ処理
に関して、アドレス変換バッファイネーブル５１の値の
選択を適切に行なうことにより、さらに実効的な処理時
間を短縮できる。

【００３５】図４は本発明の第２の実施例の構成を示す
ブロック図である。仮想計算機方式では、ゲスト上でさ
らに各ＯＳの割当てを行なうことがあり、ゲストに管理
される各ＯＳをサブゲストとして扱う。以下、サブゲス
トをｓ−ゲスト、そして、ｓ−ゲストを配下にもつゲス
トをｍ−ゲスト（メインゲスト）と呼ぶ。ここで、ｓ−
ゲストとｍ−ゲストとのアドレス変換処理の関係は、ｍ
−ゲストとホストとのアドレス変換処理と同様の関係に
あり、ｓ−ゲスト仮想アドレスからｓ−ゲスト変換テー
ブルによって得られたｓ−ゲスト実アドレスはｍ−ゲス
ト仮想アドレス空間に割り当てられる。

【００３６】このような場合、図４（ａ）に示すよう
に、アドレス変換バッファ２１をホスト領域２１−１、
ｍ−ゲスト領域２１−２、ｓ−ゲスト領域２１−３に分
割し、カラム制御回路は、ホスト仮想アドレスに対する
カラム制御回路（ホストカラム制御回路）４１、ｍ−ゲ
スト仮想アドレスに対するカラム制御回路（ｍ−ゲスト
カラム制御回路）４２及びｓ−ゲスト仮想アドレスに対
するカラム制御回路（ｓ−ゲストカラム制御回路）４３
の３組とする。アドレス変換バッファイネーブル５１は
“１”にセットし、仮想アドレスの計算機属性３０は、
例えば、ホストの場合は“００”、ｍ−ゲストは“１
０”、ｓ−ゲストは“０１”とする。このアドレス変換
バッファイネーブル５１、計算機属性３０及び仮想アド
レス下位部３２の値を、ホストカラム制御回路４１、ｍ
−ゲストカラム制御回路４２及びｓ−ゲストカラム制御
回路４３に入力することにより、図３（ａ）と同様にし
て、アドレス変換バッファ２１の登録、読出し、パージ
処理を行なうエントリを、それぞれの分割した領域内に
指定して行なうことができる。

【００３７】図４（ａ）のように、アドレス変換バッフ
ァ２１をホスト、ｍ−ゲスト及びｓ−ゲストの領域に分
割した場合のＩＰＴＥ命令では、無効化するページテー
ブルエントリの計算機属性３０により、次の様なアドレ
ス変換バッファのパージ処理を行なえばよい。ｓ−ゲス
トページテーブルエントリを無効化するときは、ｓ−ゲ
スト仮想アドレスでアドレス変換バッファ２１に登録し
たｓ−ゲスト領域２１−３内のエントリの無効化を行な
う。ｍ−ゲストページテーブルエントリを無効化すると
きは、ｍ−ゲスト仮想アドレスで登録したｍ−ゲスト領
域２１−２内のエントリの無効化を行なうほか、ｓ−ゲ
スト領域２１−３t領域に対しサーチ処理を行なう。ま
た、ホストページテーブルエントリを無効化するとき
は、ホスト仮想アドレスで登録したホスト領域２１−１
内のエントリの無効化を行なうほか、ｍ−ゲスト領域２
１−２領域とｓ−ゲスト領域２１−３領域に対しサーチ
処理を行なう。

【００３８】ここで、ｍ−ゲスト領域２１−２領域への
サーチ処理では、アドレス変換バッファイネーブル５１
の“１”、計算機属性３０の“１０”、及び仮想アドレ
ス下位部３２をｍ−ゲストカラム制御回路４２に入力
し、仮想アドレス下位部３２の値は、“０”から“１”
ずつ加算した値をカラムとして入力する。そして、各エ
ントリに登録された実アドレス３７を読み出し、無効化
するページテーブルエントリの実アドレスと比較した結
果、一致したエントリのバリッドビット３４に“０”を
入力する。これにより、アドレス変換バッファ２１のｍ
−ゲスト領域２１−２に対してのみサーチ処理が行われ
る。また、ｓ−ゲスト領域２１−３領域へのサーチ処理
も同様に、アドレス変換バッファイネーブル５１の
“１”、計算機属性３０の“０１”、及び仮想アドレス
下位部３２をｓ−ゲストカラム制御回路４３に入力し、
仮想アドレス下位部３２の値は、“０”から“１”ずつ
加算した値をカラムとして入力する。そして、各エント
リに登録された実アドレス３７を読み出し、無効化する
ページテーブルエントリの実アドレスと比較した結果、
一致したエントリのバリッドビット３４に“０”を入力
する。これにより、アドレス変換バッファ２１のｓ−ゲ
スト領域２１−３に対してのみサーチ処理が行われる。

【００３９】このようにして、アドレス変換バッファ２
１のサーチ区間を特定することにより、ＩＰＴＥ命令に
よるホスト仮想アドレスのパージ処理におけるｍ−ゲス
ト領域２１−２とｓ−ゲスト領域２１−３とをサーチす
るエントリ数、ｍ−ゲスト仮想アドレスのパージ処理に
おけるｓ−ゲスト領域２１−３をサーチするエントリ数
が、従来技術での全エントリのサーチに比べ削減でき
る。

【００４０】アドレス変換バッファ２１を計算機属性３
０により分割しない場合は、図３（ｂ）に示すように、
アドレス変換バッファイネーブル５１の値を“０”に固
定する。これにより、図１０の従来技術によるアドレス
変換バッファと同様の登録、読出し及びパージ処理を行
なうことができる。

【００４１】以上、二つの実施例を示したが、図３及び
図４に示す分割例だけでなく、計算機属性の構成をホス
トカラム制御回路及びゲストカラム制御回路の構成に反
映させることによりアドレス変換バッファは、ゲスト領
域とホスト領域の配分比を変えたり、ゲスト領域の分割
数を変えたりなど、様々なパターンに分割できる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
仮想計算機方式においてアドレス変換バッファに対して
パージ処理が多発した場合でも、計算機属性でアドレス
変換バッファのエントリを分割することにより、パージ
処理においてサーチするエントリ数を削減できる。具体
的には、第１の実施例の場合は、ホストページテーブル
エントリを無効化するＩＰＴＥ命令において、計算機属
性ゲストで登録したエントリのサーチ処理を行なうエン
トリ数を削減する。また、第２の実施例の場合は、ホス
トページテーブルエントリを無効化するＩＰＴＥ命令に
おいて、計算機属性ｍ−ゲストとｓ−ゲストのエントリ
のサーチ処理を行なうエントリ数、ｍ−ゲストページテ
ーブルエントリを無効化するＩＰＴＥ命令において計算
機属性ｓ−ゲストのエントリのサーチ処理を行なうエン
トリ数とを削減する。

【００４３】このように、アドレス変換バッファのサー
チ区間を計算機属性によって特定できるため、従来技術
での全エントリのサーチに比べ、パージ処理に費やす実
行的な処理時間を削減したエントリ数だけ短縮し、装置
全体の効率化を図ることができる。

【図面の簡単な説明】

【図１】本発明のアドレス変換バッファ装置の一般的構
成を示すブロック図である。

【図２】計算機属性によるアドレス変換バッファの分割
の一例を示す図である。

【図３】本発明の第１の実施例の構成を示すブロック図
である。

【図４】本発明の第２の実施例の構成を示すブロック図
である。

【図５】仮想記憶方式でのアドレス変換処理の概念図で
ある。

【図６】仮想記憶方式での仮想アドレス空間と実アドレ
ス空間の対応関係を示す図である。

【図７】仮想計算機方式の概念図である。

【図８】仮想計算機方式でのアドレス変換の概念図であ
る。

【図９】仮想計算機方式でのページテーブルエントリの
無効化によるアドレス変換バッファの無効化を示す図で
ある。

【図１０】従来技術におけるアドレス変換バッファ装置
の構成例を示すブロック図である。

【符号の説明】

２０ アドレス変換バッファ入力レジスタ ２１ アドレス変換バッファ ２２ 実アドレス出力レジスタ ２３ 比較回路 ２４ 有効判定回路 ３０ 計算機属性 ３１ 仮想アドレス上位部 ３２ 仮想アドレス下位部 ３３ 実アドレス ３４ バリッドビット ３６ 仮想アドレス上位部出力 ３７ 実アドレス出力 ４１、４２、４３ カラム制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 戒能 博通 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 桃原 国基 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 仮想アドレスと実アドレスの対を含むエ
   ントリを複数保持するアドレス変換バッファを備えた仮
   想計算機方式の情報処理装置において、計算機属性によ
   りアドレス変換バッファを複数の領域に分割し、各エン
   トリをその計算機属性に従って該当領域内に保持するこ
   とを特徴とするアドレス変換バッファ装置。
2. 【請求項２】 請求項１記載のアドレス変換バッファ装
   置において、アドレス変換バッファを、仮想アドレスの
   種類を示す計算機属性によりホスト領域とゲスト領域に
   分割することを特徴とするアドレス変換バッファ装置。
3. 【請求項３】 請求項１および２記載のアドレス変換バ
   ッファ装置において、パージ処理のときに行なわれる無
   効化エントリのサーチ区間を分割単位に指定して実行す
   ることを特徴とする情報処理装置。