JPS60138654A - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPS60138654A JPS60138654A JP58248680A JP24868083A JPS60138654A JP S60138654 A JPS60138654 A JP S60138654A JP 58248680 A JP58248680 A JP 58248680A JP 24868083 A JP24868083 A JP 24868083A JP S60138654 A JPS60138654 A JP S60138654A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置におけるアドレス変換方式に係り
、詳しくは、高速アドレス変換バッファのパージ処理に
関する。
、詳しくは、高速アドレス変換バッファのパージ処理に
関する。
周知のように、仮想記憶方式の情報処理装置においては
、命令フェッチ及び命令で示されるオペランド・フェッ
チのアドレスは実記憶′ＪＡ置に対応しない仮想空間の
アドレス（仮想アドレス）として認識される。従って、
記憶装置の参照にあたっては、仮想アドレスを実記憶装
置に１苅１に対応する実アドレスに変換する必要がある
。このアドレス変換方式は、一般に主記憶装置」二の変
換テーブルを参照して行われるため、多大の時間を必要
とする。この解決策として、普通、高速アドレス変換バ
ッファ装置が具備される。即ち、この高速アドレス変換
バッファに、−庇上記憶装置Ｒｌの変換テーブルを参照
してめられた仮想７１−レス／実アドレスの変換対を記
憶しておき、次に同じ仮想アドレスの記憶装置参照が生
じた時、該アドレス変換バッファから対応する実アドレ
スをめることによってアドレス変換操作によるオーバヘ
ッドの減少を図っている。
、命令フェッチ及び命令で示されるオペランド・フェッ
チのアドレスは実記憶′ＪＡ置に対応しない仮想空間の
アドレス（仮想アドレス）として認識される。従って、
記憶装置の参照にあたっては、仮想アドレスを実記憶装
置に１苅１に対応する実アドレスに変換する必要がある
。このアドレス変換方式は、一般に主記憶装置」二の変
換テーブルを参照して行われるため、多大の時間を必要
とする。この解決策として、普通、高速アドレス変換バ
ッファ装置が具備される。即ち、この高速アドレス変換
バッファに、−庇上記憶装置Ｒｌの変換テーブルを参照
してめられた仮想７１−レス／実アドレスの変換対を記
憶しておき、次に同じ仮想アドレスの記憶装置参照が生
じた時、該アドレス変換バッファから対応する実アドレ
スをめることによってアドレス変換操作によるオーバヘ
ッドの減少を図っている。
かかる高速アドレス変換バッファを具備する情報処理装
置では、該アドレス変換バッファの特定のエリア（エン
トリ）のみを無効化としたい要求がしばしば発生する。
置では、該アドレス変換バッファの特定のエリア（エン
トリ）のみを無効化としたい要求がしばしば発生する。
例えば、Ｉ ＰＴＥ （Ｉｎνａｌ−ｉｄａｔｅ ’Ｐ
ａｇ’ｅ Ｔａｂｌｅ Ｅｎｔｒｙ ）命令では実アド
レスが指定され、この実アドレスを登録しているアドレ
ス変換バッファ内の該当エントリを無効化するように指
示される。以下、このような高速アドレス変換バッファ
の無効化動作をパージと呼ぶことにする。
ａｇ’ｅ Ｔａｂｌｅ Ｅｎｔｒｙ ）命令では実アド
レスが指定され、この実アドレスを登録しているアドレ
ス変換バッファ内の該当エントリを無効化するように指
示される。以下、このような高速アドレス変換バッファ
の無効化動作をパージと呼ぶことにする。
従来、このパージ動作は、高速アドレス変換バッファ内
の全てのエントリに対して該当する実アドレスが登録さ
れているか否かを、第０カラムから順に調べていき、登
録されていれば、該当有効性フラグ・ビット（ｖビット
）を１０″′にして、そのエントリを無効としていた。
の全てのエントリに対して該当する実アドレスが登録さ
れているか否かを、第０カラムから順に調べていき、登
録されていれば、該当有効性フラグ・ビット（ｖビット
）を１０″′にして、そのエントリを無効としていた。
しかし、近年アドレス変換操作時間による電子計算機シ
ステムのオーバヘッドを軽減するため、高速アドレス変
換バッファのエントリ数（カラム数）を増大せしめる傾
向にあり、従来のアドレス変換バッファ内の全てのエン
トリを逐一チェックする方式は、パージの実行に多大の
時間を要する点で問題がある。
ステムのオーバヘッドを軽減するため、高速アドレス変
換バッファのエントリ数（カラム数）を増大せしめる傾
向にあり、従来のアドレス変換バッファ内の全てのエン
トリを逐一チェックする方式は、パージの実行に多大の
時間を要する点で問題がある。
［発明の目的〕
本発明の目的はパージ実行時間の短縮を図り、もって該
パージによる計算機システムのオーバヘッドの減少を可
能とするアドレス変換方式を提供することにある。
パージによる計算機システムのオーバヘッドの減少を可
能とするアドレス変換方式を提供することにある。
本発明では高速アドレス変換バッファを、Ωカラム（Ｑ
はΩ≧２の整数）のメモリをｍＸｎ個（ｍ、ｎは≧２．
ｎ≧１の整数）用いて構成し、しかも（ＱＸｍ）カラム
×ｎロウとＱカラム×（ｍ Ｘ ｎ ）ロウに切換え可
能とする。そして、通常の読出し又は書込みの際はＱ’
１ｍカラム、ｎロウとして使用するが、指定された実ア
ドレスに対応するエントリを無効にする際はΩカラム、
ｍＸｎロウとして用い、各Ωカラムのメモリの内容を同
時に読出して該当実アドレスと比較し、一致が検出され
た各々のΩカラムメモリに対してそのカラムのエントリ
を無効にすることにより、パージ −実行時のアドレス
変換バッファ・サーチ時間をｍ分の１に短縮する。
はΩ≧２の整数）のメモリをｍＸｎ個（ｍ、ｎは≧２．
ｎ≧１の整数）用いて構成し、しかも（ＱＸｍ）カラム
×ｎロウとＱカラム×（ｍ Ｘ ｎ ）ロウに切換え可
能とする。そして、通常の読出し又は書込みの際はＱ’
１ｍカラム、ｎロウとして使用するが、指定された実ア
ドレスに対応するエントリを無効にする際はΩカラム、
ｍＸｎロウとして用い、各Ωカラムのメモリの内容を同
時に読出して該当実アドレスと比較し、一致が検出され
た各々のΩカラムメモリに対してそのカラムのエントリ
を無効にすることにより、パージ −実行時のアドレス
変換バッファ・サーチ時間をｍ分の１に短縮する。
第１図に本発明で用いる高速アドレス変換バッファの概
念図を示す。すなわち、アドレス変換バッファは第１図
（ａ）に示すΩカラムのメモリを構成単位として、これ
をｍ ｘ ｎ個用いて構成する。
念図を示す。すなわち、アドレス変換バッファは第１図
（ａ）に示すΩカラムのメモリを構成単位として、これ
をｍ ｘ ｎ個用いて構成する。
メモリ内の−っのエントリは論理アドレス、実アドレス
および有効性フラグ・ビット（ｖビット）よりなる。
および有効性フラグ・ビット（ｖビット）よりなる。
第１図（ｂ）はアドレス変換バッファの読出し書込みモ
ードの構成を示し、第１図（、）のΩカラムのメモリを
ロウ方向（横方向）にｎ個、カラム方向（縦方向）にｍ
個並べて、ＱＸｍカラム、ｎロウの構成にすることを示
している。第１図（ｃ）はパージモード時の構成を示し
、第１図（ａ）のΩカラムのメモリをロウ方向にｍ Ｘ
ｎ個並べて、Ωカラム、ｍＸｎロウの構成にすること
を示している。
ードの構成を示し、第１図（、）のΩカラムのメモリを
ロウ方向（横方向）にｎ個、カラム方向（縦方向）にｍ
個並べて、ＱＸｍカラム、ｎロウの構成にすることを示
している。第１図（ｃ）はパージモード時の構成を示し
、第１図（ａ）のΩカラムのメモリをロウ方向にｍ Ｘ
ｎ個並べて、Ωカラム、ｍＸｎロウの構成にすること
を示している。
第２図は本発明のアドレス変換方式の一実施例のブロッ
ク図である。便宜上、第２図では、アドレス変換バッフ
ァはｆｌ＝６４．ｍ＝４．ｎ＝２の場合を示す。図にお
いては、１は論理アドレスレジスタ（ＬＡ’Ｒ）、２は
比較アドレスレジスタ（ＣＡＲ）、３はアドレス変換バ
ッファ（以下、ＴＬＢと略す）であり、論理アドレス及
び実アドレスは、バイト、ビット表示で（０，１）〜（
３゜７）の３１ビツトから成るものとしている。例えば
、（０，１）は０バイトの１ビツト目を、（３゜７）は
３バイトの７ビツトロを意味している。ＴＬＢ３は６４
カラムメモリ４〜ｉｌと比較回路１２〜２１及び選択回
路２２〜２６から成り、６４カラムメモリ４〜７と比較
回路１２〜ｌＳ。
ク図である。便宜上、第２図では、アドレス変換バッフ
ァはｆｌ＝６４．ｍ＝４．ｎ＝２の場合を示す。図にお
いては、１は論理アドレスレジスタ（ＬＡ’Ｒ）、２は
比較アドレスレジスタ（ＣＡＲ）、３はアドレス変換バ
ッファ（以下、ＴＬＢと略す）であり、論理アドレス及
び実アドレスは、バイト、ビット表示で（０，１）〜（
３゜７）の３１ビツトから成るものとしている。例えば
、（０，１）は０バイトの１ビツト目を、（３゜７）は
３バイトの７ビツトロを意味している。ＴＬＢ３は６４
カラムメモリ４〜ｉｌと比較回路１２〜２１及び選択回
路２２〜２６から成り、６４カラムメモリ４〜７と比較
回路１２〜ｌＳ。
２０及び選択回路２２．２３がロウＯ側を構成し、６４
カラムメモリ８〜１１と比較回路１６〜１９゜２１及び
選択回路２４．２５がロウＪ側を構成する。第１図（ａ
）に示した如く、６４カラムメモリ４〜Ｊ１は各々のカ
ラムに対応してエントリをもち、各エン１へりは論理ア
ドレス（ピッ１〜（０，１，）〜（１，３））と実アド
レス（ビット（０，１，）〜（２，３））の変換対およ
びＶビットから構成されている。
カラムメモリ８〜１１と比較回路１６〜１９゜２１及び
選択回路２４．２５がロウＪ側を構成する。第１図（ａ
）に示した如く、６４カラムメモリ４〜Ｊ１は各々のカ
ラムに対応してエントリをもち、各エン１へりは論理ア
ドレス（ピッ１〜（０，１，）〜（１，３））と実アド
レス（ビット（０，１，）〜（２，３））の変換対およ
びＶビットから構成されている。
ます、Ｔ” Ｌ Ｂ ３を読出しモードで使用した場合
の動作について説明する。なお、書込みの場合も同様で
ある。
の動作について説明する。なお、書込みの場合も同様で
ある。
主記憶装置参照論理アドレスは論理アドレスレジスタ１
にセラ１〜される。この論理アドレスレジスタｌのビッ
ト位置（１，６）〜（２，３）により、６４カラムメモ
リ４〜１１の該当同一カラムの内容が同時に読出される
。ロウＯ側の選択回路２２は、６４カラムメモリ４〜７
から読出されたエン１−りの論理アドレス部の一つを論
理７１−レスレジスタ１のビット（１，４）、（１，，
５）により選択して比較回路２０に入力する。選択回路
２２は論理アドレスレジスタ１のビット（１，４）。
にセラ１〜される。この論理アドレスレジスタｌのビッ
ト位置（１，６）〜（２，３）により、６４カラムメモ
リ４〜１１の該当同一カラムの内容が同時に読出される
。ロウＯ側の選択回路２２は、６４カラムメモリ４〜７
から読出されたエン１−りの論理アドレス部の一つを論
理７１−レスレジスタ１のビット（１，４）、（１，，
５）により選択して比較回路２０に入力する。選択回路
２２は論理アドレスレジスタ１のビット（１，４）。
（１，５）がそれぞれ”ＯＯ”、 ”０１”、 ”１０
”。
”。
”１１”の時、それぞれ６４カラムメモリ４，５゜６．
７の論理アドレス部を選択するように構成されている。
７の論理アドレス部を選択するように構成されている。
ロウ１側についても同様に、選択回路２４は６４カラム
メモリ８〜１１がら読出されたエントリの論理アドレス
部の一つを論理ア１くレスレジスタ１のビット（１，４
）、（１，５）により選択して比較回路２１に入力する
。選択回路２４は論理アドレスレジスタ１のピッＩ−（
］、４）、（１，５）、がそれぞれ’ＯＯ”、 ”Ｏｌ
”、 ” １０”。
メモリ８〜１１がら読出されたエントリの論理アドレス
部の一つを論理ア１くレスレジスタ１のビット（１，４
）、（１，５）により選択して比較回路２１に入力する
。選択回路２４は論理アドレスレジスタ１のピッＩ−（
］、４）、（１，５）、がそれぞれ’ＯＯ”、 ”Ｏｌ
”、 ” １０”。
”１１”の時、それぞれ６４カラムメモリ８，９゜１ｏ
；′ｔｔの論理アドレス部を選択するように構成されて
いる。比較回路２０．２］は、それぞれ選択回路２２．
２４の出力と論理アドレスレジスタｌのピッ１〜（０，
１）〜（１，３）とが一致しているか否かを比較するも
のである。
；′ｔｔの論理アドレス部を選択するように構成されて
いる。比較回路２０．２］は、それぞれ選択回路２２．
２４の出力と論理アドレスレジスタｌのピッ１〜（０，
１）〜（１，３）とが一致しているか否かを比較するも
のである。
一方、ロウＯ側の選択回路２３は、６４カラムメモリ４
〜７から読出されたエン１〜りの実アドレス部の一つを
論理アドレスレジスタ１のピント（１，４）、（１，５
）により選択回路２２と同様に選択する。ロウ１側の選
択回路２５も、６４カラムメモリ８〜１１から読出され
たエントリの実アドレス部の一つを論理アドレスレジス
タ１のビット（１，４）、（１，５）により選択回路２
４と同様に選択する。選択回路２６は、比較回路２１の
出力が’Ｌ”（一致したことを示す）の時、選択回路２
５の出力を選択し、”Ｏ”（一致しなかったこと）の時
、選択回路２３の出力を選択する。
〜７から読出されたエン１〜りの実アドレス部の一つを
論理アドレスレジスタ１のピント（１，４）、（１，５
）により選択回路２２と同様に選択する。ロウ１側の選
択回路２５も、６４カラムメモリ８〜１１から読出され
たエントリの実アドレス部の一つを論理アドレスレジス
タ１のビット（１，４）、（１，５）により選択回路２
４と同様に選択する。選択回路２６は、比較回路２１の
出力が’Ｌ”（一致したことを示す）の時、選択回路２
５の出力を選択し、”Ｏ”（一致しなかったこと）の時
、選択回路２３の出力を選択する。
このようにして、ＴＬＢロウ０側で論理アドレスの一致
が検出された場合は、ＴＬＢロウ０側の実アドレスが選
択回路２６により選択され、ＴＬＢロウ１側で論理アド
レスの一致が検出された場合は、ＴＬＢロウ１側の実ア
ドレスが選択回路２６により選択され、論理アドレス−
実アドレスの変換が行われる。この実アドレスにより主
記憶装置あるいはバッファー記憶装置を参照する。
が検出された場合は、ＴＬＢロウ０側の実アドレスが選
択回路２６により選択され、ＴＬＢロウ１側で論理アド
レスの一致が検出された場合は、ＴＬＢロウ１側の実ア
ドレスが選択回路２６により選択され、論理アドレス−
実アドレスの変換が行われる。この実アドレスにより主
記憶装置あるいはバッファー記憶装置を参照する。
以上が通常の主記憶装置参照要求が発生した場合の概略
動作であるが、これは従来と同様であるので、これ以上
の詳細な説明は省略する。
動作であるが、これは従来と同様であるので、これ以上
の詳細な説明は省略する。
次に、Ｔ Ｌ Ｂ ３をパージモードで使用した場合の
動作について説明する。
動作について説明する。
パージの動作開始に先立ち、比較７１−レスレジスタ２
に無効化するエントリを指定するための実アドレスを初
期値としてセラ１−する。パージ動作が発生すると、例
えばパージ制御手段（図示せず）により論理アドレスレ
ジスタｌのピッ１−（１，，６）〜（２，３）の値を順
次θ〜６３に歩進させて、６４カラムメモリ４〜１１の
エントリをカラｔｓ Ｏ〜６３まで順に読出し、各エン
トリの実アドレスをそれぞれ比較回路１２〜１９により
比較アドレスレジスタ２の実アドレスと比較する。比較
回路１２〜１９の比較結果はパージ制御手段に与えられ
る。パージ制御手段では、比較回路１２〜Ｉ９のいずれ
かで実アドレスの一致が検出されると、論理アドレスレ
ジスタ１の歩進動作を一時中断し、次のようにして、６
４カラムメモリ４〜１１における該当カラムのエントリ
をキャンセルする。すなわち１例えば比較回路１２で一
致が検出された場合は、そのときの論理アドレスレジス
タＪで指定される６４カラムメモリ４の該当カラムの有
効性フラグ・ビット（Ｖビット）を” ｏ ”にする。
に無効化するエントリを指定するための実アドレスを初
期値としてセラ１−する。パージ動作が発生すると、例
えばパージ制御手段（図示せず）により論理アドレスレ
ジスタｌのピッ１−（１，，６）〜（２，３）の値を順
次θ〜６３に歩進させて、６４カラムメモリ４〜１１の
エントリをカラｔｓ Ｏ〜６３まで順に読出し、各エン
トリの実アドレスをそれぞれ比較回路１２〜１９により
比較アドレスレジスタ２の実アドレスと比較する。比較
回路１２〜１９の比較結果はパージ制御手段に与えられ
る。パージ制御手段では、比較回路１２〜Ｉ９のいずれ
かで実アドレスの一致が検出されると、論理アドレスレ
ジスタ１の歩進動作を一時中断し、次のようにして、６
４カラムメモリ４〜１１における該当カラムのエントリ
をキャンセルする。すなわち１例えば比較回路１２で一
致が検出された場合は、そのときの論理アドレスレジス
タＪで指定される６４カラムメモリ４の該当カラムの有
効性フラグ・ビット（Ｖビット）を” ｏ ”にする。
複数の６４カラムメモリで同時に一致が検出さ九た場合
は、複数サイクルかけてキャンセル処理を行えばよい。
は、複数サイクルかけてキャンセル処理を行えばよい。
キャンセル処理が終了したら論理アドレスレジスタ１の
歩進動作を再開せしめ、６４カラムメモリ４〜１１の以
後のカラムのサーチ動作を続行する。このようにして、
６４カラムメモリ４〜１１の０〜６３カラムのサーチを
同時に全て達成し、所定実アドレスを含むＴＬＢエント
リのパージ処理が終了となる。
歩進動作を再開せしめ、６４カラムメモリ４〜１１の以
後のカラムのサーチ動作を続行する。このようにして、
６４カラムメモリ４〜１１の０〜６３カラムのサーチを
同時に全て達成し、所定実アドレスを含むＴＬＢエント
リのパージ処理が終了となる。
本発明によれば、ＴＬＢのパージ実行時間の短縮がもた
らされ、該パージによる計算機システムのオーバヘッド
を減らすことが可能になる。
らされ、該パージによる計算機システムのオーバヘッド
を減らすことが可能になる。
第１図は本発明で使用するアドレス変換バッファの構成
を示す概念図、第２図は本発明の一実施例のブロック図
である。 １・論理アドレスレジスタ（ＬＡＲ）、２・・・比較ア
ドレスレジスタ（ＣＡ Ｒ）、３・アドレス変換レジス
タ（ＴＬＢ）、４〜１１・・・６４カラムメモリ、 １２〜２１・・・比較回路、２２〜２６・・選択回路。
を示す概念図、第２図は本発明の一実施例のブロック図
である。 １・論理アドレスレジスタ（ＬＡＲ）、２・・・比較ア
ドレスレジスタ（ＣＡ Ｒ）、３・アドレス変換レジス
タ（ＴＬＢ）、４〜１１・・・６４カラムメモリ、 １２〜２１・・・比較回路、２２〜２６・・選択回路。
Claims (1)
- （１）仮想アドレスと実アドレスの変換対を登録してお
く高速アドレス変換バッファを具備し、主記憶装置の参
照にあたり、前記アドレス変換バッファに該当仮想アド
レスが登録されているか否かチェックして目的の実アド
レスを得る情報処理装置において、前記アドレス変換バ
ッファにａカラム（ＱはＱ≧２の整数）のメモリをｍＸ
ｎ個（ｍ ＋ｎはｍ≧２＋ｎ≧１の整数）用いて、（Ｑ
Ｘｍ）カラム×ｎロウとＱカラムＸ （ｍＸｎ）ロウに
切換え可能とし、読出し又は書込みの際は（ＱＸｒｎ）
カラム×ｎロウとし、指定された実アドレスに対応する
エントリを無効にする際はＱカラムＸ（ｍｘｎ）ロウと
して、各Ｑカラムのメモリの内容を同時に読出して該当
実アドレスと比較し、一致が検出された各々のＱカラム
ルメモリに対しそのカラムのエントリを無効にすること
を特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248680A JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248680A JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138654A true JPS60138654A (ja) | 1985-07-23 |
| JPH0439099B2 JPH0439099B2 (ja) | 1992-06-26 |
Family
ID=17181732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248680A Granted JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101252A (ja) * | 1990-08-20 | 1992-04-02 | Nec Corp | アドレス変換バッファクリア方式 |
| US5924127A (en) * | 1995-09-19 | 1999-07-13 | Hitachi, Ltd. | Address translation buffer system and method for invalidating address translation buffer, the address translation buffer partitioned into zones according to a computer attribute |
-
1983
- 1983-12-27 JP JP58248680A patent/JPS60138654A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101252A (ja) * | 1990-08-20 | 1992-04-02 | Nec Corp | アドレス変換バッファクリア方式 |
| US5924127A (en) * | 1995-09-19 | 1999-07-13 | Hitachi, Ltd. | Address translation buffer system and method for invalidating address translation buffer, the address translation buffer partitioned into zones according to a computer attribute |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439099B2 (ja) | 1992-06-26 |
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