JPS6212545B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の属する技術分野〕 本発明はデータ処理装置に関し、特に命令の例
外チエツク機能を有するデータ処理装置に関する
ものである。

〔従来技術の概要と欠点〕

データ処理装置において使用される命令の中に
は、命令の実行に先立つて該命令が規定の命令コ
ード及び命令形式を有しているか否かの該命令自
身の有効性をチエツクするいわゆる例外チエツク
を必要とする命令がある。そしてこのような命令
のうちには、命令の実行のたびに更に例外チエツ
クを必要とするものと、一度正常にチエツクされ
たならば次の実行にあたつて再度の例外チエツク
を必要としないものとがある。以上のことはソフ
トウエアのマイクロプログラム化として実現され
る命令についてもそのまま言えることである。

従来のデータ処理装置においては、上記の例外
チエツクのうち、一度正常にチエツクされたら再
度の例外チエツクを必要としないものの割合が比
較的少ないことから、すべての例外チエツクを必
要とする命令について命令の実行の都度有効性を
チエツクしていた。しかし乍ら必要もないのに例
外チエツクを行うことは、その割合は比較的少な
いにしても（たとえば20％程度）そのオーバーヘ
ツドによる性能の低下は免れなかつた。

〔発明の目的〕

したがつて本発明の目的は、例外チエツクを必
要とする命令を用いるデータ処理装置において、
前記のような命令の例外チエツクの回数をなるべ
く少なくすることにある。これを具体的に言え
ば、一旦例外チエツクをすれば実行毎に再例外チ
エツクをする必要のない命令を、最初の例外チエ
ツクを除いては２回目以上の最例外チエツクをし
なくて済むデータ処理装置を得ようとするもので
ある。

〔発明の構成〕

本発明によれば、主記憶装置内のデータの写し
を保持するキヤツシユメモリを有し例外を発生し
得る命令を実行するデータ処理装置において、前
記キヤツシユメモリ内に保持される命令の例外が
前記命令の実行により正常にチエツクされたこと
を示すチエツク済み情報を記憶する記憶回路と、
前記命令を前記キヤツシユメモリから読み出して
再び実行しようとするとき、前記記憶回路から前
記チエツク済み情報を参照することにより再びチ
エツクする必要のない例外チエツクを省略して前
記実行に付す手段とを設けたことを特徴とするデ
ータ処理装置が得られる。

〔発明の一実施例〕

第１図は本発明の一実施例の構成を示したブロ
ツク図である。第１図において、１は主記憶装
置、２は命令専用キヤツシユ、３はオペランド専
用キヤツシユである。この命令専用キヤツシユ２
は前記オペランド専用キヤツシユ３と共用構造で
あつても良く、前記主記憶装置内データの一部の
写しを保持しており、先取り命令アドレス生成回
路４によつて生成され、命令アドレスレジスタ５
に保持される先取り命令アドレスに従つて命令バ
ツフア６にその容量に応じた個数の命令が読出さ
れる。なお命令アドレス変換回路７は命令アドレ
スレジスタ５に保持されるアドレスに仮想論理空
間上のアドレツシングを行う論理アドレスが与え
られた場合、該論理アドレスを対応する命令専用
キヤツシユ２のアドレスに変換するものである。

命令レジスタ８は数個の先取り命令が格納され
る前記命令バツフア６からその処理の為に１命令
毎に読出して保持するレジスタであり、命令語に
おけるオペランドアドレス生成指定部が信号線１
０８を通してアドレス生成回路９に導かれる。こ
のアドレス生成回路９によつて生成されたオペラ
ンドアドレスは信号線１０９を通してオペランド
アドレスレジスタ１０に導かれる。ただし、前記
命令レジスタ８に保持される命令が分岐命令であ
るならば、前記アドレス生成回路９によつて生成
されたアドレスは該分岐命令の分岐先アドレスと
して信号線２０９を通し、命令アドレス回路１１
を経由して前述の命令アドレスレジスタ５に導か
れ、命令フエツチの為のアドレスを供給する。

上記のオペランドアドレスレジスタ１０に導か
れたオペランドアドレスは、前記の命令アドレス
変換回路７と同様の機能を有するオペランドアド
レス変換回路１２によつてオペランド専用キヤツ
シユ３のアドレスに変換され、該オペランド専用
キヤツシユ３から前記命令における演算のオペラ
ンドがオペランドレジスタ１３に読出され、この
読出されたオペランドは演算実行部１４に供給さ
れる。

一方制御メモリ１５はマイクロプログラム制御
に用いられるメモリであつて、各命令の該制御メ
モリにおけるマイクロプログラム開始アドレスは
次のようにして得られる。すなわち前述の命令レ
ジスタ８で保持される命令語のオペランドコード
部を信号線２０８を通してマイクロプログラム開
始アドレス生成回路１６に導き、ここで命令レジ
スタ８に保持される命令に対応するマイクロプロ
グラム開始アドレスが生成されそして開始アドレ
スレジスタ１７に保持される。

上記のようにして得られたマイクロプログラム
開始アドレスは制御メモリアドレス切替回路１８
を経由して前記命令の開始マイクロコマンドを制
御メモリ１５から制御レジスタ１９に読出し、こ
の開始マイクロコマンドが前記オペランドに対し
て演算実行部１４の制御を行う。更に制御レジス
タ１９の一部はシーケンス制御を行う為の次アド
レスを保持しており、このアドレス部を制御メモ
リアドレス切換回路１８を通して次マイクロコマ
ンドが読出され、演算実行部１４の次ステージの
制御が行われる。

第２図は第１図で示される実施例において命令
の処理を行う場合のタイムチヤートを示したもの
である。すなわち第２図において、横軸は時刻を
あらわし、Ｉは命令バツフア６を読出すステー
ジ、Ａはアドレスの生成及びマイクロプログラム
開始アドレスを生成するステージ、Ｂはオペラン
ド専用キヤツシユ３からオペランドを読出すと同
時に制御メモリ１５から開始マイクロコマンドを
読出すステージである。そしてE₁，E₂，E₃およ
びE₄は制御メモリ１５から読出されるマイクロ
コマンドに従つて演算実行部１４において演算が
実行されるステージである。この演算による結果
は命令に従つて演算実行部１４内のレジスタに格
納されるか、又は信号線１１４を通して主記憶装
置１及びオペランド専用キヤツシユ３にストアさ
れる。

さて、前記演算実行ステージの最初のステージ
であるE₁ステージでは、実行しようとする命令
自身の有効性をチエツクするステージであること
が多い。例えば、第１図の命令レジスタ８から信
号線３０８を通して命令語を演算実行部１４に取
込んでその命令語の命令形式チエツクを行い、所
定の命令形式に合致しなければ例外として報告す
る事等である。

上記のようなタイプの例外チエツクは、一度正
常にチエツクされたならばその命令の再度の実行
において前記のような同一例外チエツクの必要は
ない。そこで前記例外チエツクが演算実行部１４
において正常にチエツクされたならば、信号線２
１４を通して正常チエツクフリツプフロツプ２０
を“１”にセツトし、これを信号線１２０を通し
てチエツク済み情報記憶回路２１に導く。

一方演算実行中の命令の命令アドレスは命令ア
ドレス生成回路２２によつて生成され、命令カウ
ンタ２３に保持される。そして前記の正常チエツ
ク信号２１４が発せられるとき、命令カウンタ２
３の値は命令アドレス切替回路１１を経由して命
令アドレスレジスタ５に前記チエツク済み情報記
憶装置２１のライトアドレスとして保持され、命
令専用キヤツシユ２上の該命令に対応する前記チ
エツク済み情報記憶回路２１に前記正常チエツク
信号１２０を格納する。

以上のようにして命令の実行の都度行う必要の
ない例外チエツクが一度正常にチエツクされそし
て前記チエツク済み情報記憶回路２１に登録され
たならば、再び該命令を実行するとき前記例外チ
エツクを省略して実行させるために次のようにす
る。すなわち、命令バツフア６に対応してチエツ
ク済み情報格納バツフア２４を用意し、前記命令
バツフア６に格納される命令に対応するチエツク
済み情報が保持される。そして次に前記命令バツ
フア６から命令レジスタ８に命令が読出されると
同時に、前記チエツク済み情報格納バツフア２４
から該命令に対応するチエツク済み情報がチエツ
ク済みフリツプフロツプ２５に読出される。

第３図は演算の実行を制御するためのマイクロ
プログラムの構成の一例を示した図である。前記
のチエツク済みフリツプフロツプ２５が“１”を
示しているならば、信号線１２５によりマイクロ
プログラム開始アドレス生成回路１６を第３図に
おける開始のE₁アドレスからではなく開始
のE₂アドレスに生成するよう制御する。従つて
E₁の例外チエツクステージを省略してE₂ステー
ジから実行せしめることができる。

第４図は上記のように第２図のタイムチヤート
で示される命令が、上記のような制御により例外
の正常チエツクがチエツク済み情報記憶回路２１
に一度登録されれば、該命令が命令専用キヤツシ
ユ２からクリアーされない限り、２回目以降は
E₂ステージから実行される状態をあらわした図
である。

第５図はチエツク済み情報記憶回路２１におけ
るチエツク済み情報の保持方法の一例を示した図
であり、〔２〕は命令Ａ，Ｂ，Ｃを有する命令専
用キヤツシユの内容をあらわし、〔２１〕は
〔２〕の内容に対応して命令Ｂおよび命令Ｃがチ
エツク済み“１”で命令Ａが未チエツク“０”で
あるチエツク済み情報記憶回路をあらわしてい
る。なお記号×は注意を払わなくてよいことを示
す。そして命令専用キヤツシユ〔２〕の命令を読
出すときは同時にチエツク済み情報記憶回路〔２
１〕における対応ビツト“１”または“０”を参
照するようになつている。

第６図は、第５図におけると同じように、チエ
ツク済み情報の保持方法の他の例をあらわした図
であり、命令専用キヤツシユ〔２〕のブロツク内
のＡ〜Ｅの命令群がすべてチエツク済である場合
を示している。このときチエツク済み情報記憶回
路〔２１〕にはチエツク済み命令群の先頭の命令
Ａのアドレスａと最後尾の命令Ｅのアドレスｅと
を保持し、前記ａないしｅのアドレスの間の命令
が読出されたとき、前記のチエツク済みフリツプ
フロツプ（第１図２５）をセツトし、該命令にお
ける例外チエツクがチエツク済みであることを認
識することができる。

なお前述の実施例においてはマイクロプログラ
ム制御装置を例にして説明したが、この代りに一
般的なハードウエア制御装置においても同様の制
御が可能である。

〔発明の効果〕

以上のようにして、本発明によるデータ処理装
置においては、命令の実行の都度チエツクを行う
必要のない例外チエツクの場合、一旦正常チエツ
クした命令についてはチエツク済み情報を保持す
るようにしておき、命令を実行しようとするとき
はその度毎にチエツク済み情報が保持されている
かどうかをチエツクし、保持されていれば再度の
チエツクを行わず、保持されていなければ従来同
様例外チエツクを行うようにし、これにより全体
として例外チエツクを行うオーバベツトを減少さ
せ、性能向上に寄与させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は第１図の装置で例外チエツクを行
う場合の命令のタイムチヤートをあらわした図、
第３図は第１図の実施例において演算の実行を制
御するためのマイクロプログラムの構成を示すフ
ローチヤートをあらわした図、第４図は命令専用
キヤツシユからの命令の読出しが該命令について
の２回目以降の命令のタイムチヤートをあらわし
た図、第５図及び第６図はチエツク済み情報記憶
回路におけるチエツク済み情報の保持方法の２つ
の例を示す図である。 記号の説明：１は主記憶装置、２は命令専用キ
ヤツシユ、３はオペランド専用キヤツシユ、４は
先取り命令アドレス生成回路、５は命令アドレス
レジスタ、６は命令バツフア、７は命令アドレス
変換回路、８は命令レジスタ、９はアドレス生成
回路、１０はオペランドアドレスレジスタ、１１
は命令アドレス切換回路、１２はオペランドアド
レス変換回路、１３はオペランドレジスタ、１４
は演算実行部、１５は制御メモリ、１６はマイク
ロプログラム開始アドレス生成回路、１７は開始
アドレスレジスタ、１８は制御メモリアドレス切
替回路、１９は制御レジスタ、２０は正常チエツ
クフリツプフロツプ、２１はチエツク済み情報記
憶回路、２２は命令アドレス生成回路、２３は命
令カウンタ、２４はチエツク済み情報格納バツフ
ア、２５はチエツク済みフリツプフロツプをそれ
ぞれあらわしている。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置内のデータの写しを保持するキヤ
   ツシユメモリを有し例外を発生し得る命令を実行
   するデータ処理装置において、前記キヤツシユメ
   モリ内に保持される命令の例外が前記命令の実行
   により正常にチエツクされたことを示すチエツク
   済み情報を記憶する記憶回路と、前記命令を前記
   キヤツシユメモリから読み出して再び実行しよう
   とするとき、前記記憶回路から前記チエツク済み
   情報を参照することにより再びチエツクする必要
   のない例外チエツクを省略して前記実行に付す手
   段とを設けたことを特徴とするデータ処理装置。