JP3157242B2 - マイクロ・プログラム制御におけるエラー処理方法 - Google Patents
マイクロ・プログラム制御におけるエラー処理方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、計算機システムにおけ
るエラー処理方法に関し、特に、マイクロ・プログラム
制御におけるエラー処理方法に関するものである。
るエラー処理方法に関し、特に、マイクロ・プログラム
制御におけるエラー処理方法に関するものである。
【０００２】
【従来の技術】図５は従来の命令フェッチにおけるエラ
ー処理方法を示す図である。同図において、１０１はメ
モリ管理ユニット（以下、ＭＭＵと略記する）、１０２
は主記憶装置、１０３は命令バッファ、１０３ａはオペ
レーション・コード・バッファ（以下、ＯＰコード・バ
ッファと略記する）、１０３ｂはステータス・バッフ
ァ、１０４は制御記憶部、１０５はマイクロ・プログラ
ム・カウンタ、１０６はマイクロ命令レジスタ、１０７
はマルチ・プレクサ（以下、ＭＰＸと略記する）、１０
８はマイクロ割込回路である。
ー処理方法を示す図である。同図において、１０１はメ
モリ管理ユニット（以下、ＭＭＵと略記する）、１０２
は主記憶装置、１０３は命令バッファ、１０３ａはオペ
レーション・コード・バッファ（以下、ＯＰコード・バ
ッファと略記する）、１０３ｂはステータス・バッフ
ァ、１０４は制御記憶部、１０５はマイクロ・プログラ
ム・カウンタ、１０６はマイクロ命令レジスタ、１０７
はマルチ・プレクサ（以下、ＭＰＸと略記する）、１０
８はマイクロ割込回路である。
【０００３】同図において、論理アドレスＩＡ（INSTRU
CTION ADDRES）の示すアドレスはＭＭＵ１０１において
実アドレスに変換され、そのアドレスに対応した命令が
主記憶装置１０２から読み出され命令バッファ１０３の
ＯＰコード・バッファ１０３ａに格納される。命令バッ
ファ１０３のＯＰコード・バッファ１０３ａに格納され
たオペレーション・コード（以下、ＯＰコードと略記す
る）はＭＰＸ１０７を介して制御記憶部１０４に与えら
れ、ＯＰコードを制御記憶部１０４のアドレスとしてマ
イクロ命令が読み出される。
CTION ADDRES）の示すアドレスはＭＭＵ１０１において
実アドレスに変換され、そのアドレスに対応した命令が
主記憶装置１０２から読み出され命令バッファ１０３の
ＯＰコード・バッファ１０３ａに格納される。命令バッ
ファ１０３のＯＰコード・バッファ１０３ａに格納され
たオペレーション・コード（以下、ＯＰコードと略記す
る）はＭＰＸ１０７を介して制御記憶部１０４に与えら
れ、ＯＰコードを制御記憶部１０４のアドレスとしてマ
イクロ命令が読み出される。
【０００４】読み出されたマイクロ命令はマイクロ命令
レジスタ１０６に与えられて、マイクロ・プログラム制
御が行われる。また、マイクロ・プログラム・カウンタ
１０５はマイクロ命令が実行されると、制御記憶部１０
４のアドレスに１を加えて、ＭＰＸを介して制御記憶部
１０４に与え、次のマイクロ命令が読み出される。ここ
で、主記憶装置１０２から命令を読み出し命令バッファ
１０３に格納する際、エラーが発生するとエラー要因が
命令バッファ１０３のステータス・バッファ１０３ｂに
セットされる。マイクロ割込回路１０８はステータス・
バッファ１０３ｂにエラー要因がセットされると、エラ
ー要因に応じたエラー処理ルーチンのマイクロ命令アド
レスを生成して、ＭＰＸ１０７を介して制御記憶部１０
４に与え、エラー処理のためのマイクロ命令を読み出し
てエラー処理を行なわせる。
レジスタ１０６に与えられて、マイクロ・プログラム制
御が行われる。また、マイクロ・プログラム・カウンタ
１０５はマイクロ命令が実行されると、制御記憶部１０
４のアドレスに１を加えて、ＭＰＸを介して制御記憶部
１０４に与え、次のマイクロ命令が読み出される。ここ
で、主記憶装置１０２から命令を読み出し命令バッファ
１０３に格納する際、エラーが発生するとエラー要因が
命令バッファ１０３のステータス・バッファ１０３ｂに
セットされる。マイクロ割込回路１０８はステータス・
バッファ１０３ｂにエラー要因がセットされると、エラ
ー要因に応じたエラー処理ルーチンのマイクロ命令アド
レスを生成して、ＭＰＸ１０７を介して制御記憶部１０
４に与え、エラー処理のためのマイクロ命令を読み出し
てエラー処理を行なわせる。
【０００５】ところで、上記した従来のエラー処理方法
においては、命令を読み出し命令バッファ１０３に格納
する際、エラーが発生するとエラー要因が命令バッファ
１０３のステータス・バッファ１０３ｂにセットされ、
これによりマイクロ割込回路１０８がエラー処理ルーチ
ンのマイクロ命令アドレスを生成しエラー処理を行って
いる。このため、命令を読み出し命令バッファ１０３に
格納する際、エラーが発生すると、エラー処理のための
マイクロ命令格納アドレスを生成する処理およびマイク
ロ割込処理が必要であり、エラー発生時の処理が複雑で
あるとともに、ハード・ウェア構成が複雑になるという
欠点があった。
においては、命令を読み出し命令バッファ１０３に格納
する際、エラーが発生するとエラー要因が命令バッファ
１０３のステータス・バッファ１０３ｂにセットされ、
これによりマイクロ割込回路１０８がエラー処理ルーチ
ンのマイクロ命令アドレスを生成しエラー処理を行って
いる。このため、命令を読み出し命令バッファ１０３に
格納する際、エラーが発生すると、エラー処理のための
マイクロ命令格納アドレスを生成する処理およびマイク
ロ割込処理が必要であり、エラー発生時の処理が複雑で
あるとともに、ハード・ウェア構成が複雑になるという
欠点があった。
【０００６】
【発明が解決しようとする課題】本発明は上記した従来
方法の欠点を改善するためになされたものであって、マ
イクロ・プログラム制御におけるエラー処理を簡潔にす
るとともに、そのためのハード・ウェアの構成を簡単に
することができるマイクロ・プログラム制御におけるエ
ラー処理方法を提供することを目的とする。
方法の欠点を改善するためになされたものであって、マ
イクロ・プログラム制御におけるエラー処理を簡潔にす
るとともに、そのためのハード・ウェアの構成を簡単に
することができるマイクロ・プログラム制御におけるエ
ラー処理方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１および図２は本発明
の原理ブロック図である。本発明の請求項１の発明は、
図１に示すように、主記憶部より読み出した命令を命令
バッファ１に格納し、命令バッファ１に格納されたオペ
レーション・コードをアドレスとして制御記憶部４より
マイクロ命令を読み出しマイクロ処理を実行するマイク
ロ・プログラム制御におけるエラー処理方法において、
命令フェッチ時にエラーが発生し、命令バッファ１のス
テータス２にエラー要因がセットされたときにエラー処
理プログラムのアドレスを含む第１の未定義命令コード
を発生する未定義命令コード発生手段３を設ける。
の原理ブロック図である。本発明の請求項１の発明は、
図１に示すように、主記憶部より読み出した命令を命令
バッファ１に格納し、命令バッファ１に格納されたオペ
レーション・コードをアドレスとして制御記憶部４より
マイクロ命令を読み出しマイクロ処理を実行するマイク
ロ・プログラム制御におけるエラー処理方法において、
命令フェッチ時にエラーが発生し、命令バッファ１のス
テータス２にエラー要因がセットされたときにエラー処
理プログラムのアドレスを含む第１の未定義命令コード
を発生する未定義命令コード発生手段３を設ける。
【０００８】そして、命令フェッチ時に、エラーが発生
し、ステータス２にエラー要因がセットされると未定義
命令コード発生手段３は第１の未定義命令コードを発生
する。制御記憶部４は未定義命令コード発生手段３が発
生する上記第１の未定義命令コードをアドレスとして、
エラー処理プログラムを呼び出し、エラー処理を行う。
し、ステータス２にエラー要因がセットされると未定義
命令コード発生手段３は第１の未定義命令コードを発生
する。制御記憶部４は未定義命令コード発生手段３が発
生する上記第１の未定義命令コードをアドレスとして、
エラー処理プログラムを呼び出し、エラー処理を行う。
【０００９】また、命令バッファ１に未定義命令コード
が格納されたことを検出する未定義命令コード検出手段
５を設ける。そして、未定義命令コード検出手段５によ
り、命令バッファ１に未定義命令コードが格納されたこ
とが検出された場合に、未定義命令コード発生手段３よ
り、未定義命令コード検出時の処理プログラムを格納し
たアドレスを含む第２の未定義命令コードを発生し、未
定義命令コード発生手段３の出力する第２の未定義命令
コードをアドレスとして、制御記憶部４より所定の処理
プログラムを呼び出し実行する。
が格納されたことを検出する未定義命令コード検出手段
５を設ける。そして、未定義命令コード検出手段５によ
り、命令バッファ１に未定義命令コードが格納されたこ
とが検出された場合に、未定義命令コード発生手段３よ
り、未定義命令コード検出時の処理プログラムを格納し
たアドレスを含む第２の未定義命令コードを発生し、未
定義命令コード発生手段３の出力する第２の未定義命令
コードをアドレスとして、制御記憶部４より所定の処理
プログラムを呼び出し実行する。
【００１０】本発明の請求項２の発明は、図２に示すよ
うに、主記憶部より読み出した命令を命令バッファ１に
格納し、命令バッファ１に格納されたオペレーション・
コードをアドレスとして制御記憶部４よりマイクロ命令
を読み出しマイクロ処理を実行するマイクロ・プログラ
ム制御におけるエラー処理方法において、命令フェッチ
時に、エラーが発生したときにエラー要因がセットされ
るステータスの出力信号を命令バッファ１に格納された
オペレーション・コードに付加して制御記憶部４に与え
る。そして、命令フェッチ時にエラーが発生した場合、
上記ステータスの出力信号が付加されたオペレーション
・コードをアドレスとして、制御記憶部４のエラー処理
プログラムを呼び出し実行することにより、エラー処理
を行う。
うに、主記憶部より読み出した命令を命令バッファ１に
格納し、命令バッファ１に格納されたオペレーション・
コードをアドレスとして制御記憶部４よりマイクロ命令
を読み出しマイクロ処理を実行するマイクロ・プログラ
ム制御におけるエラー処理方法において、命令フェッチ
時に、エラーが発生したときにエラー要因がセットされ
るステータスの出力信号を命令バッファ１に格納された
オペレーション・コードに付加して制御記憶部４に与え
る。そして、命令フェッチ時にエラーが発生した場合、
上記ステータスの出力信号が付加されたオペレーション
・コードをアドレスとして、制御記憶部４のエラー処理
プログラムを呼び出し実行することにより、エラー処理
を行う。
【００１１】
【作用】図１の請求項１の発明において、命令フェッチ
時に、エラーが発生すると、ステータス２にエラー要因
がセットされる。未定義命令コード発生手段３はステー
タス２にエラー要因がセットされると所定の第１の未定
義命令コードを発生し、制御記憶部４に与える。制御記
憶部４は未定義命令コード発生手段３が発生する未定義
命令コードをアドレスとして、エラー処理プログラムを
呼び出し、エラー処理を行う。
時に、エラーが発生すると、ステータス２にエラー要因
がセットされる。未定義命令コード発生手段３はステー
タス２にエラー要因がセットされると所定の第１の未定
義命令コードを発生し、制御記憶部４に与える。制御記
憶部４は未定義命令コード発生手段３が発生する未定義
命令コードをアドレスとして、エラー処理プログラムを
呼び出し、エラー処理を行う。
【００１２】上記のようにすることにより、マイクロ割
込処理を行うためのマイクロ・アドレス生成処理が不必
要となり、エラー処理を簡潔に行うことが出来る。ま
た、ＯＰコードの未使用コード（未定義命令コード）に
制御記憶部１４のエラー処理アドレスを対応させている
ので、エラー処理のためのアドレス・ラインを余分に設
ける必要がなく、ハード・ウェアの構成を簡単にするこ
とができる。
込処理を行うためのマイクロ・アドレス生成処理が不必
要となり、エラー処理を簡潔に行うことが出来る。ま
た、ＯＰコードの未使用コード（未定義命令コード）に
制御記憶部１４のエラー処理アドレスを対応させている
ので、エラー処理のためのアドレス・ラインを余分に設
ける必要がなく、ハード・ウェアの構成を簡単にするこ
とができる。
【００１３】また、未定義命令コード検出手段５による
未定義命令コード検出時、第２の未定義命令コードを発
生しそれに対応した処理を実行することにより、エラー
の発生により未定義命令コード発生部３が未定義命令コ
ードを発生した場合と、プログラムの暴走などにより命
令バッファ１が未定義命令コードを出力した場合を弁別
することができる。
未定義命令コード検出時、第２の未定義命令コードを発
生しそれに対応した処理を実行することにより、エラー
の発生により未定義命令コード発生部３が未定義命令コ
ードを発生した場合と、プログラムの暴走などにより命
令バッファ１が未定義命令コードを出力した場合を弁別
することができる。
【００１４】図２の請求項２の発明によれば、命令フェ
ッチにおいてエラーが発生したときにエラー要因がセッ
トされるステータス２の出力信号を制御記憶部４に与
え、エラー処理を行っているので、マイクロ割込処理を
行うためのマイクロ・アドレス生成処理が不必要とな
り、エラー処理を簡潔に行うことが出来る。
ッチにおいてエラーが発生したときにエラー要因がセッ
トされるステータス２の出力信号を制御記憶部４に与
え、エラー処理を行っているので、マイクロ割込処理を
行うためのマイクロ・アドレス生成処理が不必要とな
り、エラー処理を簡潔に行うことが出来る。
【００１５】
【実施例】図３は本発明の第１の実施例を示す図であ
る。同図において、１１はＭＭＵ、１２は主記憶装置、
１３は命令バッファ、１３ａはＯＰコード・バッファ、
１３ｂはステータス・バッファ、１４は制御記憶部、１
５はマイクロ・プログラム・カウンタ、１６はマイクロ
命令レジスタ、１７はＭＰＸ、１８は未定義命令コード
検出部、１９は未定義命令コード発生部である。
る。同図において、１１はＭＭＵ、１２は主記憶装置、
１３は命令バッファ、１３ａはＯＰコード・バッファ、
１３ｂはステータス・バッファ、１４は制御記憶部、１
５はマイクロ・プログラム・カウンタ、１６はマイクロ
命令レジスタ、１７はＭＰＸ、１８は未定義命令コード
検出部、１９は未定義命令コード発生部である。
【００１６】図３は図５の従来例と較べ、マイクロ割込
回路１０８が除去されており、未定義命令コード検出部
１８、未定義命令コード発生部１９が付加されている点
で相違しその他は図５とほぼ同様の構成を持っている。
図３における未定義命令コード検出部１８はＯＰコード
・バッファ１３ａより読み出されたＯＰコードが未定義
命令コードである場合を検出する手段である。ここで、
未定義命令コードとはＯＰコードとして定義されていな
いコード、すなわち、ＯＰコードとして使用されていな
いコードを意味し、通常は、例えば、プログラムが暴走
した場合などに発生する。
回路１０８が除去されており、未定義命令コード検出部
１８、未定義命令コード発生部１９が付加されている点
で相違しその他は図５とほぼ同様の構成を持っている。
図３における未定義命令コード検出部１８はＯＰコード
・バッファ１３ａより読み出されたＯＰコードが未定義
命令コードである場合を検出する手段である。ここで、
未定義命令コードとはＯＰコードとして定義されていな
いコード、すなわち、ＯＰコードとして使用されていな
いコードを意味し、通常は、例えば、プログラムが暴走
した場合などに発生する。
【００１７】また、未定義命令コード発生部１９は、エ
ラーが発生しエラー要因が命令バッファ１３のステータ
ス・バッファ１３ｂにセットされている場合および未定
義命令コード検出部１８が未定義命令コードを検出した
場合、それぞれ第１および第２の所定の未定義命令コー
ド信号を発生する手段であり、エラーが発生していない
場合あるいは、未定義命令コードが検出されない場合に
は、ＯＰコード・バッファ１３ａより読み出されたＯＰ
コードをそのままＭＰＸ１７を介して制御記憶部１４に
与える。
ラーが発生しエラー要因が命令バッファ１３のステータ
ス・バッファ１３ｂにセットされている場合および未定
義命令コード検出部１８が未定義命令コードを検出した
場合、それぞれ第１および第２の所定の未定義命令コー
ド信号を発生する手段であり、エラーが発生していない
場合あるいは、未定義命令コードが検出されない場合に
は、ＯＰコード・バッファ１３ａより読み出されたＯＰ
コードをそのままＭＰＸ１７を介して制御記憶部１４に
与える。
【００１８】また、図３の制御記憶部１４の上記第１の
所定の未定義命令コードに対応したアドレスにはエラー
処理プログラムが格納されている。また、制御記憶部１
４の上記第２の所定の未定義命令コードに対応したアド
レスには未定義命令コード検出時の処理プログラムが格
納されている。例えば、ＯＰコードが８ビットで構成さ
れ、ＯＰコードとして定義されていない未定義命令コー
ドが、１６進表記で｛’０３’，’８０’，’ＦＦ’｝
の３種類存在する場合、これらの未定義命令コードの内
｛’ＦＦ’｝をエラー処理に割り当てる。そして、エラ
ーが発生しエラー要因が命令バッファ１３のステータス
・バッファ１３ｂにセットされると、未定義命令コード
発生部１９は上記未定義命令コード｛’ＦＦ’｝を発生
する。
所定の未定義命令コードに対応したアドレスにはエラー
処理プログラムが格納されている。また、制御記憶部１
４の上記第２の所定の未定義命令コードに対応したアド
レスには未定義命令コード検出時の処理プログラムが格
納されている。例えば、ＯＰコードが８ビットで構成さ
れ、ＯＰコードとして定義されていない未定義命令コー
ドが、１６進表記で｛’０３’，’８０’，’ＦＦ’｝
の３種類存在する場合、これらの未定義命令コードの内
｛’ＦＦ’｝をエラー処理に割り当てる。そして、エラ
ーが発生しエラー要因が命令バッファ１３のステータス
・バッファ１３ｂにセットされると、未定義命令コード
発生部１９は上記未定義命令コード｛’ＦＦ’｝を発生
する。
【００１９】また、未定義命令コード検出部１８が未定
義命令コードを検出した場合には、未定義命令コード発
生部１９は上記未定義命令コードの内｛’８０’｝を発
生する。一方、制御記憶部１４のアドレス｛’ＦＦ’｝
にはエラー処理プログラムが格納されており、未定義命
令コード発生部１９が上記未定義命令コード｛’Ｆ
Ｆ’｝を発生すると、アドレス｛’ＦＦ’｝のエラー処
理プログラムが呼び出され実行される。また、制御記憶
部１４のアドレス｛’８０’｝には未定義命令コード検
出時の処理プログラムが格納されており、未定義命令コ
ード発生部１９が上記未定義命令コード｛’８０’｝を
発生すると、アドレス｛’８０’｝の処理プログラムが
呼び出され実行される。
義命令コードを検出した場合には、未定義命令コード発
生部１９は上記未定義命令コードの内｛’８０’｝を発
生する。一方、制御記憶部１４のアドレス｛’ＦＦ’｝
にはエラー処理プログラムが格納されており、未定義命
令コード発生部１９が上記未定義命令コード｛’Ｆ
Ｆ’｝を発生すると、アドレス｛’ＦＦ’｝のエラー処
理プログラムが呼び出され実行される。また、制御記憶
部１４のアドレス｛’８０’｝には未定義命令コード検
出時の処理プログラムが格納されており、未定義命令コ
ード発生部１９が上記未定義命令コード｛’８０’｝を
発生すると、アドレス｛’８０’｝の処理プログラムが
呼び出され実行される。
【００２０】次に図３の実施例に動作について説明す
る。命令のフェッチ時にエラーが発生していない場合
は、図５に示した従来例と同様に、論理アドレスＩＡ
（INSTRUCTION ADDRES）の示すアドレスはＭＭＵ１１に
おいて実アドレスに変換され、そのアドレスに対応した
命令が主記憶装置１２から読み出され命令バッファ１３
のＯＰコード・バッファ１３ａに格納される。
る。命令のフェッチ時にエラーが発生していない場合
は、図５に示した従来例と同様に、論理アドレスＩＡ
（INSTRUCTION ADDRES）の示すアドレスはＭＭＵ１１に
おいて実アドレスに変換され、そのアドレスに対応した
命令が主記憶装置１２から読み出され命令バッファ１３
のＯＰコード・バッファ１３ａに格納される。
【００２１】命令バッファ１３のＯＰコード・バッファ
１３ａに格納されたＯＰコードはＭＰＸ１７を介して制
御記憶部１４に与えられ、ＯＰコードを制御記憶部１４
のアドレスとしてマイクロ命令が読み出される。読み出
されたマイクロ命令はマイクロ命令レジスタ１６に与え
られて、マイクロ・プログラム制御が行われる。また、
マイクロ・プログラム・カウンタ１５はマイクロ命令が
実行されると、制御記憶部１４のアドレスに１を加え
て、ＭＰＸを介して制御記憶部１４に与え、次のマイク
ロ命令が読み出される。
１３ａに格納されたＯＰコードはＭＰＸ１７を介して制
御記憶部１４に与えられ、ＯＰコードを制御記憶部１４
のアドレスとしてマイクロ命令が読み出される。読み出
されたマイクロ命令はマイクロ命令レジスタ１６に与え
られて、マイクロ・プログラム制御が行われる。また、
マイクロ・プログラム・カウンタ１５はマイクロ命令が
実行されると、制御記憶部１４のアドレスに１を加え
て、ＭＰＸを介して制御記憶部１４に与え、次のマイク
ロ命令が読み出される。
【００２２】ここで、主記憶装置１２から命令を読み出
し命令バッファ１３に格納する際、エラーが発生すると
エラー要因が命令バッファ１３のステータス・バッファ
１３ｂにセットされる。未定義命令コード発生部１９は
ステータス・バッファ１３ｂにエラー要因がセットされ
ると、第１の所定の未定義命令コード（例えば、｛’Ｆ
Ｆ’｝）を発生する。この未定義命令コードはＭＰＸ１
７を介して制御記憶部１４に与えられ、上記した第１の
未定義命令コードに対応したアドレスのエラー処理プロ
グラムが呼び出されて実行される。
し命令バッファ１３に格納する際、エラーが発生すると
エラー要因が命令バッファ１３のステータス・バッファ
１３ｂにセットされる。未定義命令コード発生部１９は
ステータス・バッファ１３ｂにエラー要因がセットされ
ると、第１の所定の未定義命令コード（例えば、｛’Ｆ
Ｆ’｝）を発生する。この未定義命令コードはＭＰＸ１
７を介して制御記憶部１４に与えられ、上記した第１の
未定義命令コードに対応したアドレスのエラー処理プロ
グラムが呼び出されて実行される。
【００２３】また、プログラムの暴走などにより、命令
バッファ１３のＯＰコード・バッファ１３ａに未定義命
令コードがセットされると、未定義命令コード検出部１
８が出力を発生し、未定義命令コード発生部１９は第２
の所定の未定義命令コード（例えば｛’８０’｝）を発
生する。この未定義命令コードはＭＰＸ１７を介して制
御記憶部１４に与えられ、上記した第２の未定義命令コ
ードに対応したアドレスの処理プログラムが呼び出され
て実行される。
バッファ１３のＯＰコード・バッファ１３ａに未定義命
令コードがセットされると、未定義命令コード検出部１
８が出力を発生し、未定義命令コード発生部１９は第２
の所定の未定義命令コード（例えば｛’８０’｝）を発
生する。この未定義命令コードはＭＰＸ１７を介して制
御記憶部１４に与えられ、上記した第２の未定義命令コ
ードに対応したアドレスの処理プログラムが呼び出され
て実行される。
【００２４】未定義命令コード検出部１８を設け、未定
義命令コード検出時、第２の未定義命令コードを発生し
それに対応した処理を実行するように構成することによ
り、エラーの発生により未定義命令コード発生部１９が
未定義命令コードを発生した場合と、プログラムの暴走
などによりＯＰコード・バッファ１３ａより未定義命令
コードが出力された場合を弁別することができる。
義命令コード検出時、第２の未定義命令コードを発生し
それに対応した処理を実行するように構成することによ
り、エラーの発生により未定義命令コード発生部１９が
未定義命令コードを発生した場合と、プログラムの暴走
などによりＯＰコード・バッファ１３ａより未定義命令
コードが出力された場合を弁別することができる。
【００２５】本実施例は上記のようにエラー検出時、未
定義命令コードを制御記憶部に出力しエラー処理を行う
ように構成したので、従来例におけるマイクロ割込回路
が不必要となるとともに、マイクロ割込処理を行うため
のマイクロ・アドレス生成処理が不必要となり、エラー
処理を簡潔に行うことが出来る。また、ＯＰコードの未
使用コード（未定義命令コード）に制御記憶部１４のエ
ラー処理アドレスを対応させているので、エラー処理の
ためのアドレス・ラインを設けることなくエラー処理を
行うことができ、ハード・ウェアの構成を簡単にするこ
とができる。なお、上記実施例においては、エラー発生
時に出力される未定義命令コードが１種類である場合に
ついて説明したが、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて複
数の未定義命令コードを割り当て、エラー要因に対応し
た処理を実行することができる。
定義命令コードを制御記憶部に出力しエラー処理を行う
ように構成したので、従来例におけるマイクロ割込回路
が不必要となるとともに、マイクロ割込処理を行うため
のマイクロ・アドレス生成処理が不必要となり、エラー
処理を簡潔に行うことが出来る。また、ＯＰコードの未
使用コード（未定義命令コード）に制御記憶部１４のエ
ラー処理アドレスを対応させているので、エラー処理の
ためのアドレス・ラインを設けることなくエラー処理を
行うことができ、ハード・ウェアの構成を簡単にするこ
とができる。なお、上記実施例においては、エラー発生
時に出力される未定義命令コードが１種類である場合に
ついて説明したが、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて複
数の未定義命令コードを割り当て、エラー要因に対応し
た処理を実行することができる。
【００２６】図４は本発明の第２の実施例を示す図であ
る。同図ａはその構成の一部を示したものであり、同図
ａに示した部分以外の構成は図３に示したものと同様の
構成を持ち、図３と同一の構成要素には同一の符号が付
されている。また、同図ｂは同図ａの動作を説明する図
である。
る。同図ａはその構成の一部を示したものであり、同図
ａに示した部分以外の構成は図３に示したものと同様の
構成を持ち、図３と同一の構成要素には同一の符号が付
されている。また、同図ｂは同図ａの動作を説明する図
である。
【００２７】本実施例は、ＯＰコード・バッファ１３ａ
の出力に加えて、ステータス・バッファ１３ｂの出力を
ＭＰＸ１７に加えるように構成したものであり、例え
ば、ＯＰコードが８ビットで、ステータス・バッファ１
３ｂの出力が１ビットの場合には、同図に示すように、
ＭＰＸ１７には、９ビットの信号が加わる。そして、命
令フェッチ時にエラーが発生し、エラー要因がステータ
ス・バッファ１３ｂにセットされると、図４ｂに示すよ
うに、制御記憶部１４のアドレス（図４ｂのＣＳアドレ
ス）の先頭ビットにエラー信号がセットされる。
の出力に加えて、ステータス・バッファ１３ｂの出力を
ＭＰＸ１７に加えるように構成したものであり、例え
ば、ＯＰコードが８ビットで、ステータス・バッファ１
３ｂの出力が１ビットの場合には、同図に示すように、
ＭＰＸ１７には、９ビットの信号が加わる。そして、命
令フェッチ時にエラーが発生し、エラー要因がステータ
ス・バッファ１３ｂにセットされると、図４ｂに示すよ
うに、制御記憶部１４のアドレス（図４ｂのＣＳアドレ
ス）の先頭ビットにエラー信号がセットされる。
【００２８】一方、制御記憶部１４の対応したアドレス
には、エラー処理プログラムが格納されており、図４ｂ
のＣＳアドレスの先頭ビットにエラー信号がセットされ
ると、エラー処理プログラムが呼び出されエラー処理が
実行される。本実施例においては、上記のように構成し
たので、従来例におけるマイクロ割込回路が不必要とな
るとともに、マイクロ割込処理を行うためのマイクロ・
アドレス生成処理が不必要となり、エラー処理を簡潔に
行うことが出来る。
には、エラー処理プログラムが格納されており、図４ｂ
のＣＳアドレスの先頭ビットにエラー信号がセットされ
ると、エラー処理プログラムが呼び出されエラー処理が
実行される。本実施例においては、上記のように構成し
たので、従来例におけるマイクロ割込回路が不必要とな
るとともに、マイクロ割込処理を行うためのマイクロ・
アドレス生成処理が不必要となり、エラー処理を簡潔に
行うことが出来る。
【００２９】なお、ステータス・バッファ１３ｂに複数
のエラー要因がセットされる場合には、それに応じて制
御記憶部１４のアドレスのビット数を増加し、エラー要
因に対応したエラー処理を行うことができる。
のエラー要因がセットされる場合には、それに応じて制
御記憶部１４のアドレスのビット数を増加し、エラー要
因に対応したエラー処理を行うことができる。
【００３０】
【発明の効果】以上説明したことから明らかなように、
本発明においては、従来例におけるマイクロ割込回路が
不必要となるとともに、マイクロ割込処理を行うための
マイクロ・アドレス生成処理が不必要となり、エラー処
理を簡潔に行うことが出来る。特に、本発明の請求項１
の発明によれば、ＯＰコードの未使用コード（未定義命
令コード）に制御記憶部１４のエラー処理アドレスを対
応させているので、制御記憶部１４にエラー処理のため
のアドレス・ラインを余分に設けることなくエラー処理
を行うことができ、ハード・ウェアの構成を簡単にする
ことができる。
本発明においては、従来例におけるマイクロ割込回路が
不必要となるとともに、マイクロ割込処理を行うための
マイクロ・アドレス生成処理が不必要となり、エラー処
理を簡潔に行うことが出来る。特に、本発明の請求項１
の発明によれば、ＯＰコードの未使用コード（未定義命
令コード）に制御記憶部１４のエラー処理アドレスを対
応させているので、制御記憶部１４にエラー処理のため
のアドレス・ラインを余分に設けることなくエラー処理
を行うことができ、ハード・ウェアの構成を簡単にする
ことができる。
【図１】本発明の原理図である。
【図２】本発明の原理図である。
【図３】本発明の第１の実施例を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】従来例を示す図である。
１１ ＭＭＵ １２ 主記憶装置 １，１３ 命令バッファ １３ａ ＯＰコード・バッファ １３ｂ ステータス・バッファ ４，１４ 制御記憶部 １５ マイクロ・プログラム・カウンタ １６ マイクロ命令レジスタ １７ ＭＰＸ ５，１８ 未定義命令コード検出部 ３，１９ 未定義命令コード発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−11430（ＪＰ，Ａ) 発明協会公開技報公技番号91−9564号 発明協会公開技報公技番号91−9559号 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/22 - 9/42
Claims (2)
- 【請求項１】 主記憶部より読み出した命令を命令バッ
ファに格納し、命令バッファに格納されたオペレーショ
ン・コードをアドレスとして制御記憶部よりマイクロ命
令を読み出しマイクロ処理を実行するマイクロ・プログ
ラム制御におけるエラー処理方法であって、未定義命令コード検出手段と、 命令フェッチ時に、命令
バッファのステータスにエラー要因がセットされたとき
にエラー処理プログラムのアドレスを含む第１の未定義
命令コードを発生し、また、上記未定義命令コード検出
手段により命令バッファに未定義命令コードが格納され
たことが検出されたとき、未定義命令コード検出時の処
理プログラムを格納したアドレスを含む第２の未定義命
令コードを発生する未定義命令コード発生手段とを設
け、 命令バッファのステータスにエラー要因がセットされた
とき、上記未定義命令コード発生手段が出力する第１の
未定義命令コードをアドレスとして、制御記憶部よりエ
ラー処理プログラムを呼び出し実行することによりエラ
ー処理を行い、また、上記未定義命令コード検出手段により命令バッフ
ァに未定義命令コードが格納されたことが検出されたと
き、上記未定義命令コード発生手段が発生する第２の未
定義命令コードをアドレスとして、制御記憶部より未定
義命令コード検出時の処理プログラムを呼び出し実行す
る ことを特徴とするマイクロ・プログラム制御における
エラー処理方法。 - 【請求項２】 主記憶部より読み出した命令を命令バッ
ファに格納し、命令バッファに格納されたオペレーショ
ン・コードをアドレスとして制御記憶部よりマイクロ命
令を読み出しマイクロ処理を実行するマイクロ・プログ
ラム制御におけるエラー処理方法であって、 命令フェッチ時に、エラーが発生したときにエラー要因
がセットされるステータスの出力信号を命令バッファに
格納されたオペレーション・コードに付加して制御記憶
部に与え、 命令フェッチ時にエラーが発生した場合、上記ステータ
スの出力信号が付加されたオペレーション・コードをア
ドレスとして、制御記憶部のエラー処理プログラムを呼
び出し実行することにより、エラー処理を行うことを特
徴とするマイクロ・プログラム制御におけるエラー処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00508792A JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00508792A JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189231A JPH05189231A (ja) | 1993-07-30 |
| JP3157242B2 true JP3157242B2 (ja) | 2001-04-16 |
Family
ID=11601613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00508792A Expired - Fee Related JP3157242B2 (ja) | 1992-01-14 | 1992-01-14 | マイクロ・プログラム制御におけるエラー処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157242B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5292706B2 (ja) * | 2007-02-28 | 2013-09-18 | 富士通セミコンダクター株式会社 | コンピュータシステム |
| GB2482701C (en) | 2010-08-11 | 2018-12-26 | Advanced Risc Mach Ltd | Illegal mode change handling |
-
1992
- 1992-01-14 JP JP00508792A patent/JP3157242B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 発明協会公開技報公技番号９１−９５５９号 |
| 発明協会公開技報公技番号９１−９５６４号 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189231A (ja) | 1993-07-30 |
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Legal Events
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