JP3114909B2 - プログラマブルコントローラの演算エラー処理方法 - Google Patents
プログラマブルコントローラの演算エラー処理方法Info
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- JP3114909B2 JP3114909B2 JP05043677A JP4367793A JP3114909B2 JP 3114909 B2 JP3114909 B2 JP 3114909B2 JP 05043677 A JP05043677 A JP 05043677A JP 4367793 A JP4367793 A JP 4367793A JP 3114909 B2 JP3114909 B2 JP 3114909B2
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- arithmetic
- error
- processor
- processing
- arithmetic processor
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Description
【０００１】
【産業上の利用分野】本発明は、演算データのチェック
処理と、エラー検出時のエラー対処理を別個の演算プロ
セッサで行なうプログラマブルコントローラの演算エラ
ー処理方法に関する。
処理と、エラー検出時のエラー対処理を別個の演算プロ
セッサで行なうプログラマブルコントローラの演算エラ
ー処理方法に関する。
【０００２】
【従来の技術】プログラマブルコントローラ（以下ＰＣ
と略す）が実行する制御内容は、シーケンス制御と数値
演算制御に大別できる。当初のＰＣは、リレー盤の機能
であるシーケンス制御（いわゆる、オン／オフのビット
単位の論理の制御）のみを実行するものであったが、最
近のＰＣの殆どは、数値演算制御機能（いわゆる、ワー
ド単位のどちらかと言えば量の制御）を持ち、また、経
済性の観点から、データ処理機能といったコンピュータ
的機能をも付加してきている。
と略す）が実行する制御内容は、シーケンス制御と数値
演算制御に大別できる。当初のＰＣは、リレー盤の機能
であるシーケンス制御（いわゆる、オン／オフのビット
単位の論理の制御）のみを実行するものであったが、最
近のＰＣの殆どは、数値演算制御機能（いわゆる、ワー
ド単位のどちらかと言えば量の制御）を持ち、また、経
済性の観点から、データ処理機能といったコンピュータ
的機能をも付加してきている。
【０００３】このうち、数値演算制御機能としては、Ａ
ＮＤ，ＯＲに代表されるようないわゆる論理演算と、四
則演算のようないわゆる算術演算等がある。ＰＣの制御
処理を高速化する目的のために、算術演算を専門的に行
う第２演算プロセッサ（演算回路で構成される）と、シ
ステム制御処理を実行する第１演算プロセッサ（ＣＰ
Ｕ）とを２つ設け、並行処理を行なっている。
ＮＤ，ＯＲに代表されるようないわゆる論理演算と、四
則演算のようないわゆる算術演算等がある。ＰＣの制御
処理を高速化する目的のために、算術演算を専門的に行
う第２演算プロセッサ（演算回路で構成される）と、シ
ステム制御処理を実行する第１演算プロセッサ（ＣＰ
Ｕ）とを２つ設け、並行処理を行なっている。
【０００４】第２演算プロセッサでは演算データもしく
は演算結果にエラーが発生しているか否かのチェックを
行ってそのチェック結果を第１演算プロセッサに引き渡
す。このために、従来では図２に示すように第１演算プ
ロセッサ１００と第２演算プロセッサ１２０との間にフ
ラグ情報記憶回路１１０を設けている。フラグ情報はエ
ラーの有無を１／０のビットで示す情報であり、演算の
種類毎に定められる。
は演算結果にエラーが発生しているか否かのチェックを
行ってそのチェック結果を第１演算プロセッサに引き渡
す。このために、従来では図２に示すように第１演算プ
ロセッサ１００と第２演算プロセッサ１２０との間にフ
ラグ情報記憶回路１１０を設けている。フラグ情報はエ
ラーの有無を１／０のビットで示す情報であり、演算の
種類毎に定められる。
【０００５】四則演算の加算と除算の従来処理につい
て、図３〜図９により詳しく説明する。
て、図３〜図９により詳しく説明する。
【０００６】図３は、オペコード１とオペランドに大別
される機械語の例と、第２演算プロセッサ１２０内のオ
ペコード部のデコード回路２を示し、デコード結果とし
て、加算命令３や除算命令４などが識別され、対応の演
算回路へ出力される。
される機械語の例と、第２演算プロセッサ１２０内のオ
ペコード部のデコード回路２を示し、デコード結果とし
て、加算命令３や除算命令４などが識別され、対応の演
算回路へ出力される。
【０００７】加算命令のハード構成を図４，５に示す。
図４は、一般的に知られている２入力１出力の加算器
で、桁上がりした場合“１”となるキャリィアウト５が
ついている。これは、図５に示すように加算命令３とＡ
ＮＤ（アンド）されＯＦ（オーバーフローフラグ）セッ
ト条件６となり、命令の終了を示すクロック７でフリッ
プフロップ８にセットされ、オーバーフローフラグ９と
なる。これら基本的なハード構成を用いた加算処理フロ
ーを図８に示す。前記したように、第２演算プロセッサ
１２０側で加算命令を実行１５の後第１演算プロセッサ
１００側ではフラグ情報記憶回路１１０内の加算器対応
のオーバーフローフラグ９の確認１６を行い、オーバー
フローが発生していれば、エラー処理１７を行う必要が
ある。そのオーバーフロー時のエラー処理１７は、シス
テムにより異なるが、たとえば加算結果データを任意デ
ータ（例えば、全てのビットを“１”または“０”とす
る）に書き換えることや、オーバーフロー発生履歴を残
すなどのエラー処理を行う。
図４は、一般的に知られている２入力１出力の加算器
で、桁上がりした場合“１”となるキャリィアウト５が
ついている。これは、図５に示すように加算命令３とＡ
ＮＤ（アンド）されＯＦ（オーバーフローフラグ）セッ
ト条件６となり、命令の終了を示すクロック７でフリッ
プフロップ８にセットされ、オーバーフローフラグ９と
なる。これら基本的なハード構成を用いた加算処理フロ
ーを図８に示す。前記したように、第２演算プロセッサ
１２０側で加算命令を実行１５の後第１演算プロセッサ
１００側ではフラグ情報記憶回路１１０内の加算器対応
のオーバーフローフラグ９の確認１６を行い、オーバー
フローが発生していれば、エラー処理１７を行う必要が
ある。そのオーバーフロー時のエラー処理１７は、シス
テムにより異なるが、たとえば加算結果データを任意デ
ータ（例えば、全てのビットを“１”または“０”とす
る）に書き換えることや、オーバーフロー発生履歴を残
すなどのエラー処理を行う。
【０００８】次に、除算命令の処理について説明する。
図６は、除算器１０、割る数に相当するデータが“０”
か否かを検証するゼロ検証回路（ゼロエラー検知回路）
１１を示している。割る数がゼロの場合、ゼロ信号１２
が“１”になる。これは、図７に示すように除算命令４
とＡＮＤされＥＦ（エラーフラグ）セット条件１３とな
り、命令の終了を示すクロック７でフリップフロップに
セットされ、エラーフラグ１４となる。これら基本的な
ハード構成を用いた除算処理フローを図９に示す。加算
命令と同様に、第１プロセッサ１００は第２プロセッサ
１２０による除算命令実行１８後エラーフラグ１４の確
認１９を行い、エラーが発生していれば、エラー処理２
０を行う。そのエラー処理２０は、加算処理の場合と同
等である。
図６は、除算器１０、割る数に相当するデータが“０”
か否かを検証するゼロ検証回路（ゼロエラー検知回路）
１１を示している。割る数がゼロの場合、ゼロ信号１２
が“１”になる。これは、図７に示すように除算命令４
とＡＮＤされＥＦ（エラーフラグ）セット条件１３とな
り、命令の終了を示すクロック７でフリップフロップに
セットされ、エラーフラグ１４となる。これら基本的な
ハード構成を用いた除算処理フローを図９に示す。加算
命令と同様に、第１プロセッサ１００は第２プロセッサ
１２０による除算命令実行１８後エラーフラグ１４の確
認１９を行い、エラーが発生していれば、エラー処理２
０を行う。そのエラー処理２０は、加算処理の場合と同
等である。
【０００９】
【発明が解決しようとする課題】従来の演算処理では、
演算過程でのエラーや演算データの検証結果を判断する
ために、必ず、第１演算プロセッサ側で演算フラグを確
認する必要があり、第２演算プロセッサ側では第１演算
プロセッサ側での確認終了後、次の演算処理を開始する
ので、システム全体として、シーケンス演算の高速実行
が出来なかった。
演算過程でのエラーや演算データの検証結果を判断する
ために、必ず、第１演算プロセッサ側で演算フラグを確
認する必要があり、第２演算プロセッサ側では第１演算
プロセッサ側での確認終了後、次の演算処理を開始する
ので、システム全体として、シーケンス演算の高速実行
が出来なかった。
【００１０】そこで、本発明の目的は、演算後にフラグ
の確認をする必要のないプログラマブルコントローラの
演算エラー処理方法を提供することとする。
の確認をする必要のないプログラマブルコントローラの
演算エラー処理方法を提供することとする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本願発明は、シーケンス命令で規定された四
則演算を第２の演算プロセッサで実行し、前記四則演算
に用いたデータまたは該四則演算の演算結果にデータエ
ラーが生じたときには、第１の演算プロセッサで、エラ
ー関連処理を行なうプログラマブルコントローラの演算
エラー処理方法において、前記データエラーが生じたと
きには、前記第２の演算プロセッサから前記第１の演算
プロセッサに割込信号を送信し、前記第２の演算プロセ
ッサは前記割込信号の送信時に前記データエラーの内容
を示すコード信号を前記第１の演算プロセッサに送信
し、前記第１の演算プロセッサは前記エラー関連処理に
先立って、前記コード信号から実行すべきエラー関連処
理の内容を識別することを特徴とする。
るために、本願発明は、シーケンス命令で規定された四
則演算を第２の演算プロセッサで実行し、前記四則演算
に用いたデータまたは該四則演算の演算結果にデータエ
ラーが生じたときには、第１の演算プロセッサで、エラ
ー関連処理を行なうプログラマブルコントローラの演算
エラー処理方法において、前記データエラーが生じたと
きには、前記第２の演算プロセッサから前記第１の演算
プロセッサに割込信号を送信し、前記第２の演算プロセ
ッサは前記割込信号の送信時に前記データエラーの内容
を示すコード信号を前記第１の演算プロセッサに送信
し、前記第１の演算プロセッサは前記エラー関連処理に
先立って、前記コード信号から実行すべきエラー関連処
理の内容を識別することを特徴とする。
【００１２】
【００１３】
【作用】この発明は、本来、第２演算プロセッサ側で演
算処理が正常に行われた場合には、第１演算プロセッサ
側では演算フラグを確認する必要がない点に着目してい
る。
算処理が正常に行われた場合には、第１演算プロセッサ
側では演算フラグを確認する必要がない点に着目してい
る。
【００１４】このため、本発明は、データエラー内容を
示すコード信号を第１演算プロセッサに与えるので第１
演算プロセッサ側では１個の割込信号で複数種のエラー
関連処理を実行できる。
示すコード信号を第１演算プロセッサに与えるので第１
演算プロセッサ側では１個の割込信号で複数種のエラー
関連処理を実行できる。
【００１５】
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】＜第１実施例＞ 第１演算プロセッサ２００に対する割込信号を１つにし
て、エラーの種類内容を第１の演算プロセッサに知らせ
るようにした第１実施例を図１０に示す。
て、エラーの種類内容を第１の演算プロセッサに知らせ
るようにした第１実施例を図１０に示す。
【００２８】図１０において、第２演算プロセッサ２１
０のラッチ２１は加算器，除算器のいずれかにデータエ
ラーが発生すると、第１演算プロセッサ２００への割込
信号ｉｎｔｅｒｒｕｐｔを発生する。ラッチ２３は、エ
ラーの発生した演算器のデータエラー検知信号をラッチ
し、ｑ１又はｑ２の対応出力信号のレベルをオンする。
第１演算プロセッサ２００は割込信号ｉｎｔｅｒｒｕｐ
ｔの入力に応じて、図１１の制御手順を割込的に実行す
る。すなわち、ラッチ２３の出力を読取り、出力の示す
コードからエラー内容を識別し（ステップ２６）、対応
のエラー処理を実行する。
０のラッチ２１は加算器，除算器のいずれかにデータエ
ラーが発生すると、第１演算プロセッサ２００への割込
信号ｉｎｔｅｒｒｕｐｔを発生する。ラッチ２３は、エ
ラーの発生した演算器のデータエラー検知信号をラッチ
し、ｑ１又はｑ２の対応出力信号のレベルをオンする。
第１演算プロセッサ２００は割込信号ｉｎｔｅｒｒｕｐ
ｔの入力に応じて、図１１の制御手順を割込的に実行す
る。すなわち、ラッチ２３の出力を読取り、出力の示す
コードからエラー内容を識別し（ステップ２６）、対応
のエラー処理を実行する。
【００２９】＜第２実施例＞ 第１実施例は演算回路が２種の例であるが、多数の演算
回路を第２演算プロセッサが有する場合は、図１２に示
すようにエラー検知信号群をデコーダ２４によりデコー
ドしてエラー内容を示すコード信号を作成し、ラッチ２
３から出力するとよい。
回路を第２演算プロセッサが有する場合は、図１２に示
すようにエラー検知信号群をデコーダ２４によりデコー
ドしてエラー内容を示すコード信号を作成し、ラッチ２
３から出力するとよい。
【００３０】上述実施例の外に次の例を実施できる。
【００３１】１）本実施例では第２の演算プロセッサを
複数の演算回路で構成する例を示したが、ソフトウェア
で演算を行うプロセッサにも本発明を適用できる。この
場合は、第２の演算プロセッサがデータエラーを検知
後、図１０，図１２のような割込信号発生回路を起動
し、第１の演算プロセッサに割込み処理を実行させる。
複数の演算回路で構成する例を示したが、ソフトウェア
で演算を行うプロセッサにも本発明を適用できる。この
場合は、第２の演算プロセッサがデータエラーを検知
後、図１０，図１２のような割込信号発生回路を起動
し、第１の演算プロセッサに割込み処理を実行させる。
【００３２】
【発明の効果】以上、説明したように、本発明によれ
ば、従来、第１の演算プロセッサ側で必要であったデー
タエラーの有無の確認処理が不要となり、また、データ
エラー有無情報を転送するためのフラグ記憶回路が不要
となるので、プログラマブルコントローラの高速化，簡
素化に寄与することができる。
ば、従来、第１の演算プロセッサ側で必要であったデー
タエラーの有無の確認処理が不要となり、また、データ
エラー有無情報を転送するためのフラグ記憶回路が不要
となるので、プログラマブルコントローラの高速化，簡
素化に寄与することができる。
【図１】本発明実施例の回路構成を示すブロック図であ
る。
る。
【図２】従来例の回路構成を示すブロック図である。
【図３】従来例の第２演算プロセッサの部分構成を示す
回路図である。
回路図である。
【図４】従来例の第２演算プロセッサの部分構成を示す
回路図である。
回路図である。
【図５】従来例の第２演算プロセッサの部分構成を示す
回路図である。
回路図である。
【図６】従来例の第２演算プロセッサの部分構成を示す
回路図である。
回路図である。
【図７】従来例の第２演算プロセッサの部分構成を示す
回路図である。
回路図である。
【図８】従来の演算処理手順を示すフローチャートであ
る。
る。
【図９】従来の演算処理手順を示すフローチャートであ
る。
る。
【図１０】第１実施例の割込信号発生回路の構成を示す
ブロック図である。
ブロック図である。
【図１１】第１実施例の第１演算プロセッサの割込処理
手順を示すフローチャートである。
手順を示すフローチャートである。
【図１２】第２実施例の割込信号発生回路の構成を示す
ブロック図である。
ブロック図である。
１００，２００ 第１の演算プロセッサ １１０，２１０ 第２の演算プロセッサ
Claims (1)
- 【請求項１】 シーケンス命令で規定された四則演算を
第２の演算プロセッサで実行し、前記四則演算に用いた
データまたは該四則演算の演算結果にデータエラーが生
じたときには、第１の演算プロセッサで、エラー関連処
理を行なうプログラマブルコントローラの演算エラー処
理方法において、 前記データエラーが生じたときには、前記第２の演算プ
ロセッサから前記第１の演算プロセッサに割込信号を送
信し、 前記第２の演算プロセッサは前記割込信号の送信時に前
記データエラーの内容を示すコード信号を前記第１の演
算プロセッサに送信し、前記第１の演算プロセッサは前
記エラー関連処理に先立って、前記コード信号から実行
すべきエラー関連処理の内容を識別することを特徴とす
るプログラマブルコントローラの演算エラー処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05043677A JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05043677A JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259117A JPH06259117A (ja) | 1994-09-16 |
| JP3114909B2 true JP3114909B2 (ja) | 2000-12-04 |
Family
ID=12670476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05043677A Expired - Lifetime JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3844552B2 (ja) | 1997-02-26 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1993
- 1993-03-04 JP JP05043677A patent/JP3114909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06259117A (ja) | 1994-09-16 |
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