JPS6049937B2 - マイクロプログラム制御のデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプログラム制御のデータ処理装置に関
する。

従来、マイクロプログラム制御のデータ処理装置におい
て、演算結果に対するコンデイシヨンコードのセットは
、マイクロ命令語シーケンスにより演算前のオペランド
の符号、演算の種類、演算結果の符号および演算回路の
種々のステータス信号を判断し、コンデイシヨンコード
レジスタにセットするという手法を用いることが多い。

しかし、この手法はコンデイシヨンコードセツトまでの
ステップが逐次的になることが多く、必要以上の時間を
費やす。そこで、これらのステップを並列処理しようと
すると、マイクロ命令語の幅を広くしたり専用のハード
ウェアロジックを追加することになりコスト高になると
いう欠点があつた。

また演算回路については故障時の影響が大きいため、演
算回路の２重化やパリテイ予知方式等のチェック方式て
すばやく演算回路の故障を検出しようとする工夫がされ
ている。が、これらはそのままハードウェア量の増加と
なる。したがつて設計時にどこまでサポートできるかと
いうことを考慮しなければならずこのことが重要な問題
となつていた。また、次マイクロ命令語アドレスに対す
る修飾についても多重方向への分岐を可能にさせるため
に次マイクロ命令語レジスタの一部に種々の条件を入力
させる方法が考えられているが、これでは必要以上の分
岐アドレスが確保されてしまうためにマイクロ命令語シ
ーケンスに制限を生じさせたり、パフォーマンスを低下
させてしまうことがあつた。本発明の目的は、マイクロ
プログラム制御のデータ処理装置において、前記欠点を
解決し、最小限のハードウェア量の追加より、演算回路
より出力される状態信号と、演算の種類を示す信号とを
記憶素子のアドレス入力信号とすることにより、門記憶
素子から出力される信号をコンデイシヨンコードレジス
タヘの入力としたり、記憶素子から出力される信号を演
算回路のチェック信号として次マイクロ命令語レジスタ
の一部とする演算回路のチェックをも兼ねた高速のコン
デイシヨンコードセットの論理回路を持つデータ処理装
置を提供することにある。上記目的を達成するために本
発明によるマイクロプログラム制御のデータ処理装置は
、マイクロプログラム制御のデータ処理装置において、
マ２イクロ命令語により指定される演算の結果、演算回
路より出力される複数個の状態信号と、演算の種類を示
す信号とを記憶素子のアドレス入力とすることにより、
前記記憶素子に蓄積されている情報を読み出すための制
御回路と、前記記憶素子より出力される情報を前記マイ
クロ命令語の指定により、次マイクロ命令語アドレスレ
ジスタの一部に入力するための制御回路と、前記記憶素
子より出力される情報を前記マイクロ命令語より読み取
り可能なレジスタへ入力させるための制御回路とを持ち
、前記記憶素子には前記演算回路より出力される複数個
の状態信号と、演算の種類を示す信号とに対して一義的
に決定される値がセットされているように構成してある
。

上記構成によれば、本発明の目的は完全に達成される。
以下図面を参照して本発明をさらに詳しく説明する。

第１図は、本発明を説明するためのソフトウェア命令の
形式を示す図である。この命令形式はＲＳ（Ｒｅｇｉｓ
ｔｅｒＳｔＯｒａｇｅ）形式でソフトウエアビジプルな
汎用レジスタと、主記憶中に存在するオペランドを演算
しコンデイシヨンコードをセットする形式である。図中
１−ａはこの命令形式および演算オペレーションを示す
命令コード部である。図中１−ｂには汎用レジスタ番号
が示される。図中１−ｃは主記憶中のオペランドアドレ
スが示されるが、このアドレスはアドレス生成過程を通
し主記憶中の絶対アドレスとされる。本実施例において
は、ＲＳ形式の加算命令を考えたこの命令は汎用レジス
タＲｎの内容と主記憶中のオペランドＳの内容を加算し
、コンデイシヨンコードをセットするとともに結果を汎
用レジスタＲｎに戻すというもの（ＡＤＤ命令（Ｒ）＋
（Ｓ）→（Ｓ））でコンデイシヨンコードは以下のよう
にセットされる。 （
２進数）結果＝０のとき コンデイシヨンコードニ００
〃くＯ〃 〃 ＝０１〃〉０ 〃
〃 ＝１０〃オーバーフローのとき 〃
＝１１第２図は本発明を説明するためのマイク
ロ命令語の形式である。

本実施例におけるマイクロ命令語の形式は、コマンドフ
ィールドの他に常に次アドレスを持つている。（ａ）は
形式１て次アドレス部ＮＡがマイクロ命令語のアセンブ
ル時に決定される。（ｂ）は形式２て次アドレス部のう
ちＮＮ部のみが、マイクロ命令語のアセンブル時に決定
され、ＮＮ″部はマイクロ命令語のコマンドフィールド
の指定により、マイクロ命令語シーケンスの実行過程に
おいて決定されるという特徴を持つている。第３図は本
発明を構成するマイクロプログラム制御のデータ処理装
置のブロック図である。図において、１０は主記憶中の
データ格納域であり、第１図におけるソフトウェア命令
形式のＳ部でアドレスされる。１０ａはアドレス生成過
程を経て絶対アドレス化された本実施例における加算命
令のオペランド格納域であり、マイクロ命令語によるコ
マンド１０１でデータバス５０を通しＡオペランドレジ
スタ２０へ読みだされる。

１１ａ，１１ｂ・・・１１ｎはソフトウエアビジプルの
汎用レジスタであり、第１図におけるソフトウェア命令
形式のＲ部でアドレスされる。

１１ａ，１１ｂ・・・１１ｎの内容はマイクロ命令語に
よるコマンド１０２でデータバス５１を通しＢオペラン
ドレジスタ２１へ読みだされ、またコマンド１０３でデ
ータバス５１を通し１１ａ，１１ｂ・・・１１ｎに格納
される。

１３はマイクロ命令制御部でマイクロ命令レジスタ２７
のコマンドフィールド２７ａを解釈し種々のコマンド１
Ｘ×を各部に送りだす。

１４は算術論理演算器で、２進加算、２進減算、論理和
、論理積、排他論理和の演算機能を持つ。

マイクロ命令語によるコマンド１０４で演算動作が指定
されるとＡオペランドレジスタ２０とＢオペランド２１
の内容を演算し、必要とあればマイクロ命令語によるコ
マンド１０７でデータバス５２を通しＢオペランドレジ
スタ２１へ戻すとともに、演算結果に対する状態信号２
００，２０１，２０２，２０３を出力する。１５は記憶
素子で構成されたコンデイシヨンコードセツトおよび演
算回路のチェックのための信号を出力する復号器である
。

本実施例においては、４ビット×２５幅の記憶素子が使
用されており、アドレス入力は８ビットである。この８
ピン卜のアドレス入力線に対し演算器１４からの出力信
号２００，２０１，２０２，２０３および復号器１６か
らの出力信号２０４，２０５、２進演算マスクフリップ
フロップ２４からの出力信号２０６が入力され、これら
に対応して各アドレスに蓄積されている情報が出力信号
２０７，２０８，２０９，２１０として復号器１５より
出力される。１６は命令コードレジスタ２２にセットさ
れているソフトウェア命令コードを解釈し、コンデイシ
ヨンコードセツトおよび演算回路のチェックのｌために
演算命令のタイプを示す信号２０４および２０５を出力
させる復号器である。

２４は２進演算オーバーフローマスクフリップフロップ
でソフトウェア命令により２進演算オーバーフロー例外
を発生させるか無視させるかの制Ｊ御のためにセットさ
れており、フリップフロップ２４からの信号２０６は復
号器１５の入力となる。

２６はコンデイシヨンコードレジスタで、復号器１５よ
り出力される信号２０９および２１０が２マイクロ命令
語によるコマンド１０５によリセットされる。

２７はマイクロ命令語レジスタでコマンドフィールド部
２７７ａと次アドレス部２７ｂおよび２７ｃを持つ。

コマンドフィールド部２７ａはデー７タパス５３を通し
マイクロ命令語制御部１３へ入力され種々のコマンド群
を発生させる。次アドレス部２７ｂおよび２７ｃは第２
図のマイクロ命令語の形式で示すように形式１では２７
ｂおよび２７ｃがＮＡ（次アドレス部）となり、形式２
では．２７ｂがＮＮに、２７ｃはマイクロ命令語による
コマンド１０６で復号器１５からの出力信号２０７，２
０８が、ＮＮ″部に挿入される。１２はマイクロ命令語
が格納されている制御記憶部でマイクロ命令語レジスタ
の次アドレス部２７ｂ，２７ｃによりアドレスされ、そ
の内容はデータバス５４を通し、次に実行されるマイク
ロ命令語としてマイクロ命令語レジスタ２７に格納され
る。

第４図は第３図における記憶素子で構成された復号器１
５に蓄積される情報のパターン図である。

第４図において入力信号ＴＹＰＥは第３図における２０
４，２０５信号に相当し次の意味を持つ。ＴＹＰＥ＝０
０・・・２進加算、減算、乗算、除算、口
ードストア命令のときＴＹＰＥ＝０１・・・２進化較
命令のときＴＹＰＥ＝１０・・・論理命令のとき 入力信号ＢＭは第３図における２０６信号に相当し、２
０６信号が゜１゛で演算結果がオーバーフローすれば２
進オーバーフロー例外を発生させるが、゜０゛であれば
例外は無視されるのに用いられる。

入力信？０，０ＶＦ，ＳＩＧＮ，ＮＺは第３図における
演算器１４からの出力信号２０３，２０２，２０１，２
００に相当し、それぞれ次の意味を持つ。

ＣＯ・・演算器１４からのキャリーアウト信号０ＶＦ・
・・・演算器１４からのオーバフロー信号 （演
算結果が２進補数形式て表現で きなくなつた時
発生）ＳＩＧＮ・・・演算結果の符号信号（゜１゛のと
き負符号）ＮＺ・・演算結果のＯ検出信号（１のとき演
算結果はＯてない）第４図において出力信号Ｌ
ＣおよびＣＣは第３図における復号器１５からの出力信
号２０７，２０８，２０９，２１０に相当し、それぞれ
次の意味を持つ。

ＪＣは２ビットで構成されＪＣ＝００・・・・・・演算
器１牡復号器１６、フリツ プフロツプ２４
からの出力信号 により正常なコンデイシ
ヨンコ ードがセットできたとき。

ＪＣ＝０１・・・・・演算器１牡復号器１６、フリツ
プフロツプ２からの出力信号に
より２進演算オーバフロー例外 が検
出されたとき。

ＪＣ＝１１・・・・演算器１４からの出力信号が異常
であることが検出されたとき、
あるいは記憶素子で構成されて いる
復号器１５の入力回路が故 障したとき。

ＣＣは２ビットで構成されＴＹＰＥ＝００の命令では ＣＣ＝００のとき 結果＝０ 〃＝０１〃 〃〈０ 〃＝１０〃 〃〉０ 〃＝１１〃 〃オーバーフロＴＹＰＥ＝０
１の命令では ＣＣ＝００のとき （Ｒ）＝（Ｓ） 〃＝０１〃 （Ｒ）く（Ｓ） 〃＝１０！！ （Ｒ）〉（Ｓ）ＴＹＰＥ＝１
０の命令では ＣＣ＝００のとき 結果＝０ 〃＝０１〃 〃半０ 第４図に示されるパターン情報は演算のタイプに応じ４
−１，４−２，・・・４−８のブロックに分けることが
できる。

４−１，４−２ブロックは２進加算、減算、乗算、除算
、ロード、ストア命令に対して、４−３，４−４ブロッ
クは２進比較命令に対して、４−５，４−６ブロックは
論理命令に対してのコンデイシヨンコード信号ＣＣおよ
び演算回路のチェック信号ＪＣが出力されるように作成
されている。

ここでいくつかのパターンを抽出して説明する。

パターンＡ：ＴＹＰＥＯＯの命令では演算結果の状
態信号としてＣＯ＝０，０ＶＦ＝ ０，Ｓ
ＩＧＮ＝０，ＮＺ＝０が出力さ れるのは正常
なのでＪＣ＝００であ る。

またＮＺ＝０であるので結果 ＝０となりＣＣ
＝００がセットされ る。パターンＢ：パター
ンＡと同様出力信号は正常 であるのてＪＣ＝
００であるがＮＺ＝ １，ＳＩＧＮ＝０である
ので結果〉 ０となりＣＣ＝１０がセットされ
る。

パターンＣ：本演算器からの状態信号として Ｎ
Ｚ＝０すなわち結果が０のとき 符号信号ＳＩ
ＧＮが゜１゛となるこ とはない。

これは演算器が異常な 動作を起こしたと思わ
れるので、 ＪＣ＝１１となるパターンＤ：本演
算器からの状態信号として ＳＩＧＮ＝０即ち結
果が正でキャリ ーアウトがなく（ＣＯ＝０）
、オー バフロー（０ＶＦ＝１）が出力さ
れることはない。

これは演算器が 異常な動作を起こしたと思わ
れる のでＪＣ＝１１となる。パターンＥ：本
演算器からの状態信号としてな 正常な値が出
力されているが、オ ーパーフロー（０ＶＦ＝
１）が検 出されているのでＣＣ＝１１がセツ
トされる。

さらにＢＭ（２進演算 オーバーフローマスク
フリツプフ 口ノブ）を調べるとＯであるので
２進演算オーバーフローを無視す る
ためにＪＣ＝００が出力される。

パターンＦ：パターンＥと同様の状態信号が出
力されているが、ＢＭ＝１である ので２進
演算オーバーフロー例外 の処理を行なわせる
ためにＪＣ＝ ０１が出力される。このように第
４図は、演算タイプを示す信号と演算器からの出力信号
の組合せで、演算器から出力される状態信号の正当性を
判断し、コンデイシヨンコードをセットするとともに演
算回路および記憶素子で構成された復号器のチェック信
号を出力するもので、パターンＣ，Ｄやブロック４−７
，４−８で示されるような入力信号が入力された時は演
算回路および復号器の異常としてＪＣ＝１１を出力する
ものである。

第５図は本発明を説明するためのマイクロ命令語シーケ
ンスの流れ図である。

各ボックス５−１〜５−７はマイクロ命令語シーケンス
の実行ステージを示すものでマイクロ命令語の１〜数ス
テップより構成される。

以下この動作を第１図から第４図を参照しながら説明す
る。アドレスＡＯＯＯから始まるステージ５−１は次に
実行するソフトウェア命令の取り出しおよびオペランド
のアドレス生成等が行なわれる。第１図に示されるＲＳ
形式のＡＤＤ命令を取り出すと、命令のＳフィールドか
らオペランドの絶対アドレスが計算され、Ｒフィールド
からは演算対象となる汎用レジスタ１１ｘを読み出すた
めの準備がされる。このステージの最後のステップでは
次のアドレスとしてＢＯＯＯが指定される。アドレスＢ
ＯＯＯから始まるステージ５−２では、ステージ５−１
で準備されたアドレスでオペランド格納域１０ａからマ
イクロ命令語によるコマンド１０１でデータをＡオペラ
ンドレジスタ２０へ読みだし、次マイクロ命令語アドレ
スとしてＢＯＯｌを指定する。アドレスＢＯＯｌから始
まるステージ５−３ではマイクロ命令語によるコマンド
１０２で演算対象となる汎用レジスタ１１ｘの内容をＢ
オペランドレジスタ２１へ読み出し、次マイクロ命令語
アドレスとしてＢＯＯ２を指定する。アドレスＢＯＯ２
から始まるステージ５−４ではＡオペランドレジスタ２
０の内容とＢオペランドレジスタ２１の内容を加算し、
Ｂオペランドレジスタ２１へ格納するという動作がマイ
クロ命令語によるコマンド１０４および１０７で実行さ
れる。この演算の終了時には演算結果がＢオペランドレ
ジスタ２１へ格納されるとともに演算結果に対する演算
器１４からの状態信号２００，２０１，２０２，２０３
が記憶素子で構成された復号器１５の入力となり、既に
入力されている信号２０４，２０５，２０６との組合せ
で復号器１５からの出力信号２０７，２０８，２０９，
２１０が出力されることになる。また次マイクロ命令語
アドレスＢＯＯ３が指定される。アドレスＢＯＯ３から
始まるステージ５−５は、Ｂオペランドレジスタ２１に
格納された演算結果をマイクロ命令語によるコマンド１
０３で目的の汎用レジスタ１１ｘへ戻すとともに復号器
１５からの出力信号２０９，２１０によりコンデイシヨ
ンコードレジスタ２６を更新する動作をコマンド１０５
で行い、また次マイクロ命令語アドレスをコマンド１０
６により復号器１５からの出力信号２０７，２０８がマ
イクロ命令語レジスタ２７の２７ｃ部にセットするよう
指定する。

このとき２７ｂ部にはＡＯＯが指定されており２７ｃの
状態により次マイクロ命令語のアドレスはＡＯ幡地、Ａ
ＯＯｌ番地、ＡＯＯ３番地が指定されることになる。第
４図で説明したように演算結果により正常なコンデイシ
ヨンコードがセットされたときは本実施例におけるソフ
トウェア命令の処理は終了し次の命令取出しのためにＡ
ＯＯＯ番地にジャンプする。また２進演算オーバフロー
例外が検出されたときはＡＯＯｌ番地から始まるルーチ
ンで機械異常が検出されたときＡＯＯ３番地から始まる
ルーチンで各々の処理が開始されることになる。以上詳
しく説明したように本発明はマイクロプログラム制御の
データ処理装置において、演算の結果、演算器より出力
される状態信号と演算のタイプを示す信号を記憶素子で
構成された復号器に入力し、復号器より出力される信号
を制御する種々の目的に使用するという最小限ハードウ
ェアの追加で演算回路のチェック、次マイクロ命令語ア
ドレスの修飾および高速のコンデイシヨンコードセツト
が可能になる。

したがつて、従来の方法を用いると、次マイクロ命令語
アドレスに必要以上のビット中の修飾アドレスを入力す
ることになりマイクロ命令語シーケンスのパフォーマン
スは低下するし、ハーウエア量が増加するが本発明によ
れば、そのような欠点は除去される。

また従来の方式では演算回路の検査のため、回路の２重
化、パリテイ予知方式等によるハードウェア量の増加で
著しくコスト高になるが、本発明は復号器より出力され
る信号を制御する最小限ハードウェアの追加で、演算回
路をチェックできる。さらにマイクロ命令語シーケンス
によりコンデイシヨンコードをセットしようとすると著
しくパフォーマンスが低下するし、そのために専用のハ
ードウェアを追加するとコスト高となるが本発明によれ
ば、上述と同様最小限のハードウェアで、コンデイシヨ
ンコードをセットしているので、コスト高にはならない
。

【図面の簡単な説明】

第１図は本発明を説明するためのソフトウェア命令の形
式および機能、を説明する説明図、第２図は本発明を説
明するためのマイクロ命令語の形式、を説明するための
説明図、第３図は本発明を構成するデータ処理装置のブ
ロック図、第４図は″本発明を構成する記憶素子て構成
された復号器の、記憶素子に蓄積される情報のパターン
図、第５図は本発明を説明するためのマイクロ命令語シ
ーケンスの流れ図である。 １０・・・データ領域用主記憶部、１０ａ・・・オペラ
ンドフイールド、１１ａ−ｎ・・・汎用レジスタバンク
ａ−Ｎｌｌ２・・・マイクロ命令語用制御記憶部、１３
・・・マイクロ命令語制御部、１４・・・演算器、１５
，１６・・・復号器、２０・・・Ａオペランドレジスタ
、２１・・・Ｂオペランドレジスタ、２２・・・命令レ
ノジスタ、２４・・・２進演算オーバフローマスクフリ
ップフロップ、２６・・・コンデイシヨンコードレジス
タ、２７・・・マイクロ命令語レジスタ、２７ａ・・・
マイクロ命令語レジスタのコマンドフィールド部、２７
ｂ，２７ｃ・・・マイクロ命令語レジスタの次アドレス
部、５０，５１，５２，５３，５４・・・データバス、
１００，１０１，１０２，１０３，１０４，１０５，１
０６，１０７・・・マイクロ命令語によるコマンド、２
００，２０１，２０２，２０３，２０４，２０５，２０
６，２０７，２０８，２０９，２１０・・・制御信号。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラム制御のデータ処理装置において
   、マイクロ命令語により指定される演算の結果、演算回
   路より出力される複数個の状態信号と演算の種類を示す
   信号とを記憶素子のアドレス入力とすることにより前記
   記憶素子に蓄積されている情報を読み出すための制御回
   路と前記記憶素子より出力される情報を前記マイクロ命
   令語の指定により次マイクロ命令アドレスレジスターの
   一部に入力するための制御回路と、前記記憶素子より出
   力される情報を前記マイクロ命令語により読取り可能な
   レジスタへ入力させるための制御回路とを持ち、前記記
   憶素子には前記演算回路より出力される複数個の状態信
   号と、演算の種類を示す信号とに対して一義的に決定さ
   れる値がセットされていることを特徴とするマイクロプ
   ログラム制御のデータ処理装置。