JPH034936B2 - - Google Patents
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- JPH034936B2 JPH034936B2 JP59225104A JP22510484A JPH034936B2 JP H034936 B2 JPH034936 B2 JP H034936B2 JP 59225104 A JP59225104 A JP 59225104A JP 22510484 A JP22510484 A JP 22510484A JP H034936 B2 JPH034936 B2 JP H034936B2
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- data
- arithmetic
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
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- G—PHYSICS
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に、即値デー
タの生成方式に関するものである。
タの生成方式に関するものである。
この種の情報処理装置において、演算実行のた
めの入力オペランドとしては、ａ）主記憶上のデ
ータ、ｂ）演算レジスタのデータ及びｃ）命令自
身中に含まれるデータなどがある。この内，ｃ）
のデータのことを即値データと呼んでいる。即値
データは、命令自身の中に入力オペランドデータ
が含まれているため、入力オペランドを主記憶や
演算レジスタから読み出す操作を不要としている
ので、該操作のための処理時間を不要とし、その
分だけ命令実行時間を速めることができる。
めの入力オペランドとしては、ａ）主記憶上のデ
ータ、ｂ）演算レジスタのデータ及びｃ）命令自
身中に含まれるデータなどがある。この内，ｃ）
のデータのことを即値データと呼んでいる。即値
データは、命令自身の中に入力オペランドデータ
が含まれているため、入力オペランドを主記憶や
演算レジスタから読み出す操作を不要としている
ので、該操作のための処理時間を不要とし、その
分だけ命令実行時間を速めることができる。
従来の情報処理装置は、１つの命令で生成でき
る即値データとしては、整数又は論理データのい
ずれか一方に限られていた。或いは、即値データ
と演算レジスタの内容との演算ができず、即値デ
ータと演算レジスタの内容との演算を行なう場
合、一旦、演算レジスタに即値データをロードし
てから、演算レジスタ間で演算を行なう必要があ
つた。
る即値データとしては、整数又は論理データのい
ずれか一方に限られていた。或いは、即値データ
と演算レジスタの内容との演算ができず、即値デ
ータと演算レジスタの内容との演算を行なう場
合、一旦、演算レジスタに即値データをロードし
てから、演算レジスタ間で演算を行なう必要があ
つた。
このような構成であると、必要な処理をするた
めには余分な命令ステツプを必要とし、その分だ
け処理時間がなくなるという欠点があつた。さら
に、上述のような制限のため、装置として必要な
機能を備えるためにより多くの命令種類を必要と
し、その分だけ命令制御を複雑にし、かつ多くの
演算回路を必要とするという欠点があつた。
めには余分な命令ステツプを必要とし、その分だ
け処理時間がなくなるという欠点があつた。さら
に、上述のような制限のため、装置として必要な
機能を備えるためにより多くの命令種類を必要と
し、その分だけ命令制御を複雑にし、かつ多くの
演算回路を必要とするという欠点があつた。
本発明は、命令とデータを記憶する主記憶装置
と、該主記憶装置から読み出した命令を実行する
演算処理装置とを含む情報処理装置において、前
記演算処理装置は、複数個の演算レジスタと、指
定された数値データを生成する数値定数生成回路
と、論理データを生成する論理データ生成回路と
を備え、前記論理データは、予め定まつているビ
ツト数の内，指定されたビツト数の論理レベル
“１”を最上位ビツトから生成し、残りのビツト
数は論理レベル“０”である第１の論理データ
と、指定されたビツト数の論理レベル“０”を最
上位ビツトから生成し、残りのビツト数は論理レ
ベル“１”である第２の論理データとの２種類か
ら成り、前記主記憶装置から読み出した命令の中
の少なくとも１つの命令は、少なくとも、実行す
べき命令種類を指定する命令コードと、演算結果
を格納すべき演算レジスタを指定する目的レジス
タ指定フイールドと、演算オペランドである即値
データもしくは演算レジスタを指定する第１及び
第２の指定フイールドとを有し、前記第１の指定
フイールドが即値データを指定している場合は前
記数値定数生成回路により数値データを生成し、
前記第２の指定フイールドが即値データを指定し
ている場合は該即値データの指定に従つて前記論
理データ生成回路により前記第１あるいは第２の
論理データのいずれか一方の論理データを生成
し、処理に必要な命令ステツプ数を削減して実行
時間を短縮すると共に、処理に必要な命令種類を
削減して命令制御の簡単化と演算回路の削減をで
きるようにしたことを特徴とする。
と、該主記憶装置から読み出した命令を実行する
演算処理装置とを含む情報処理装置において、前
記演算処理装置は、複数個の演算レジスタと、指
定された数値データを生成する数値定数生成回路
と、論理データを生成する論理データ生成回路と
を備え、前記論理データは、予め定まつているビ
ツト数の内，指定されたビツト数の論理レベル
“１”を最上位ビツトから生成し、残りのビツト
数は論理レベル“０”である第１の論理データ
と、指定されたビツト数の論理レベル“０”を最
上位ビツトから生成し、残りのビツト数は論理レ
ベル“１”である第２の論理データとの２種類か
ら成り、前記主記憶装置から読み出した命令の中
の少なくとも１つの命令は、少なくとも、実行す
べき命令種類を指定する命令コードと、演算結果
を格納すべき演算レジスタを指定する目的レジス
タ指定フイールドと、演算オペランドである即値
データもしくは演算レジスタを指定する第１及び
第２の指定フイールドとを有し、前記第１の指定
フイールドが即値データを指定している場合は前
記数値定数生成回路により数値データを生成し、
前記第２の指定フイールドが即値データを指定し
ている場合は該即値データの指定に従つて前記論
理データ生成回路により前記第１あるいは第２の
論理データのいずれか一方の論理データを生成
し、処理に必要な命令ステツプ数を削減して実行
時間を短縮すると共に、処理に必要な命令種類を
削減して命令制御の簡単化と演算回路の削減をで
きるようにしたことを特徴とする。
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明による情報処理装置の一実施例
の構成を示したブロツク図である。本情報処理装
置は、命令とデータを記憶する主記憶装置１００
と演算処理装置２００とを含む。なお図示されて
いないが、入出力処理装置なども情報処理装置を
構成する装置の１つである。
の構成を示したブロツク図である。本情報処理装
置は、命令とデータを記憶する主記憶装置１００
と演算処理装置２００とを含む。なお図示されて
いないが、入出力処理装置なども情報処理装置を
構成する装置の１つである。
演算処理装置２００において、主記憶制御回路
２０１は、主記憶装置１００から命令やデータを
読み出し、かつ演算結果や演算レジスタのデータ
を主記憶装置１００に書き込むための制御回路で
ある。命令レジスタ２０２は、主記憶装置１００
から読み出した命令を一時的に記憶するレジスタ
である。本実施例では、演算用のレジスタとし
て、64ビツトの長さを持つ128個（アドレスが16
進で“00”から“7F”まで）の演算レジスタ２
０３を備えている。デコーダ２０４は、命令コー
ドの指定に従つて、各種の制御信号を発生する回
路である。数値定数生成回路２０５は、後述する
ように、命令の指定に従つて整数を生成する回路
であり、論理データ生成回路２０６は、同様に命
令の指定に従つて論理データを生成する回路であ
る。演算器２０７は、命令の指定に従つて演算レ
ジスタ２０３や数値定数生成回路２０５の出力，
論理データ生成回路２０６の出力を入力として、
演算を実行する回路である。選択回路２０８，２
０９，２１０及び２１１は、入力のいずれかを選
択して出力する回路である。
２０１は、主記憶装置１００から命令やデータを
読み出し、かつ演算結果や演算レジスタのデータ
を主記憶装置１００に書き込むための制御回路で
ある。命令レジスタ２０２は、主記憶装置１００
から読み出した命令を一時的に記憶するレジスタ
である。本実施例では、演算用のレジスタとし
て、64ビツトの長さを持つ128個（アドレスが16
進で“00”から“7F”まで）の演算レジスタ２
０３を備えている。デコーダ２０４は、命令コー
ドの指定に従つて、各種の制御信号を発生する回
路である。数値定数生成回路２０５は、後述する
ように、命令の指定に従つて整数を生成する回路
であり、論理データ生成回路２０６は、同様に命
令の指定に従つて論理データを生成する回路であ
る。演算器２０７は、命令の指定に従つて演算レ
ジスタ２０３や数値定数生成回路２０５の出力，
論理データ生成回路２０６の出力を入力として、
演算を実行する回路である。選択回路２０８，２
０９，２１０及び２１１は、入力のいずれかを選
択して出力する回路である。
さて、第１図に示された情報処理装置におい
て、命令カウンタ（図示せず）で指定される命令
が主記憶装置１００から命令レジスタ２０２に読
み出される。命令レジスタ２０２中の命令の１つ
は、第２図に示された形式をしている。命令長は
32ビツトであり、各８ビツトの４つのフイールド
に分かれている。ビツト位置０〜７のOPフイー
ルドは、命令コードであり、実行すべき命令種類
を指定する。このOPフイールドは、デコーダ２
０４に接続され、デコーダ２０４は、命令実行に
必要な各種の制御信号を生成する。ビツト位置８
〜１５のＲフイールドは、演算結果を格納する演
算レジスタ２０３を指定する目的レジスタ指定フ
イールドである。
て、命令カウンタ（図示せず）で指定される命令
が主記憶装置１００から命令レジスタ２０２に読
み出される。命令レジスタ２０２中の命令の１つ
は、第２図に示された形式をしている。命令長は
32ビツトであり、各８ビツトの４つのフイールド
に分かれている。ビツト位置０〜７のOPフイー
ルドは、命令コードであり、実行すべき命令種類
を指定する。このOPフイールドは、デコーダ２
０４に接続され、デコーダ２０４は、命令実行に
必要な各種の制御信号を生成する。ビツト位置８
〜１５のＲフイールドは、演算結果を格納する演
算レジスタ２０３を指定する目的レジスタ指定フ
イールドである。
ビツト位置１６〜２３のS1フイールドは、即
値データもしくは演算レジスタ２０３を指定する
第１のオペランド指定フイールドである。
値データもしくは演算レジスタ２０３を指定する
第１のオペランド指定フイールドである。
この第１のオペランド指定フイールドは、ビツ
ト位置１６が論理レベル“０”ならば即値指定で
あり、数値定数生成回路２０５により、次のよう
にして64ビツトの整数データを生成する。即ち、
本フイールドのビツト位置１７を符号ビツトＳと
して、このビツトを左へ58ビツト拡張し、ビツト
位置１８〜２３の６ビツトと合わせて得られる−
64〜63の値をもつ64ビツトの整数を生成する（負
数は２の補数表現である）。一方、第１のオペラ
ンド指定フイールドのビツト位置１６が論理レベ
ル“１”ならば、ビツト位置１７〜２３は演算レ
ジスタ指定であり、この７ビツトで128個の演算
レジスタ２０３のずれか１つを指定する。上記の
ようにして生成された即値又は演算レジスタ２０
３の内容が、この命令実行のための第１のオペラ
ンドであり、選択回路２１０を介して演算器２０
７へ入力される。
ト位置１６が論理レベル“０”ならば即値指定で
あり、数値定数生成回路２０５により、次のよう
にして64ビツトの整数データを生成する。即ち、
本フイールドのビツト位置１７を符号ビツトＳと
して、このビツトを左へ58ビツト拡張し、ビツト
位置１８〜２３の６ビツトと合わせて得られる−
64〜63の値をもつ64ビツトの整数を生成する（負
数は２の補数表現である）。一方、第１のオペラ
ンド指定フイールドのビツト位置１６が論理レベ
ル“１”ならば、ビツト位置１７〜２３は演算レ
ジスタ指定であり、この７ビツトで128個の演算
レジスタ２０３のずれか１つを指定する。上記の
ようにして生成された即値又は演算レジスタ２０
３の内容が、この命令実行のための第１のオペラ
ンドであり、選択回路２１０を介して演算器２０
７へ入力される。
次に、ビツト位置２４〜３１のS2フイールド
は、即値データもしくは演算レジスタ２０３を指
定する第２のオペランド指定フイールドである。
は、即値データもしくは演算レジスタ２０３を指
定する第２のオペランド指定フイールドである。
この第２のオペランド指定フイールドは、ビツ
ト位置２４が論理レベル“０”ならば即値指定で
あり、論理データ生成回路２０６により、次のよ
うにして64ビツトの論理データを生成する。即
ち、ビツト位置２５が論理レベル“０”の場合
は、ビツト位置２６〜３１が示す６ビツトを２進
正整数ｍ（ｍ＝０〜63）として、左（最上位ビツ
ト）からｍ個が論理レベル“１”、残りの（64−
ｍ）個が論理レベル“０”である64ビツトの論理
データを生成する。同様にして、ビツト位置２５
が論理レベル“１”の場合は、左（最上位ビツ
ト）からｍ個が論理レベル“０”，残りの（64−
ｍ）個が論理レベル“１”である64ビツトの論理
データを生成する。一方、第２のオペランド指定
フイールドのビツト位置２４が論理レベル“１”
ならば、ビツト位置２５〜３１は演算レジスタ指
定であり、この７ビツトで128個の演算レジスタ
２０３のいずれか１つを指定する。上記のように
して生成された即値又は演算レジスタ２０３の内
容が、この命令実行のための第２のオペランドで
あり、選択回路２１１を介して演算器２０７へ入
力される。
ト位置２４が論理レベル“０”ならば即値指定で
あり、論理データ生成回路２０６により、次のよ
うにして64ビツトの論理データを生成する。即
ち、ビツト位置２５が論理レベル“０”の場合
は、ビツト位置２６〜３１が示す６ビツトを２進
正整数ｍ（ｍ＝０〜63）として、左（最上位ビツ
ト）からｍ個が論理レベル“１”、残りの（64−
ｍ）個が論理レベル“０”である64ビツトの論理
データを生成する。同様にして、ビツト位置２５
が論理レベル“１”の場合は、左（最上位ビツ
ト）からｍ個が論理レベル“０”，残りの（64−
ｍ）個が論理レベル“１”である64ビツトの論理
データを生成する。一方、第２のオペランド指定
フイールドのビツト位置２４が論理レベル“１”
ならば、ビツト位置２５〜３１は演算レジスタ指
定であり、この７ビツトで128個の演算レジスタ
２０３のいずれか１つを指定する。上記のように
して生成された即値又は演算レジスタ２０３の内
容が、この命令実行のための第２のオペランドで
あり、選択回路２１１を介して演算器２０７へ入
力される。
このようにして、S1及びS2フイールドで指定
されたオペランドを演算器２０７へ入力し、命令
コードで指定された演算を実行する。演算結果
は、Ｒフイールドで指定される演算レジスタ２０
３にロードされる。
されたオペランドを演算器２０７へ入力し、命令
コードで指定された演算を実行する。演算結果
は、Ｒフイールドで指定される演算レジスタ２０
３にロードされる。
第３図は本発明による情報処理装置が扱う代表
的な命令を示したものである。ここで、SRL
（Shift Right Logical）命令は、S2フイールドで
指定される演算レジスタの内容又は即値データを
S1フイールドで指定されるビツト数だけ右へシ
フトし、結果をＲフイールドで指定される演算レ
ジスタにロードする命令である。ADD（Fixed
Point Add）命令は、S1及びS2フイールドで指
定される演算レジスタの内容又は即値データを固
定小数点加算し、結果をＲフイールドで指定され
る演算レジスタにロードする命令である。AND
命令は、S1及びS2フイールドで指定される演算
レジスタの内容又は即値データのビツト毎の論理
積をとり、結果をＲフイールドで指定される演算
レジスタにロードする命令である。
的な命令を示したものである。ここで、SRL
（Shift Right Logical）命令は、S2フイールドで
指定される演算レジスタの内容又は即値データを
S1フイールドで指定されるビツト数だけ右へシ
フトし、結果をＲフイールドで指定される演算レ
ジスタにロードする命令である。ADD（Fixed
Point Add）命令は、S1及びS2フイールドで指
定される演算レジスタの内容又は即値データを固
定小数点加算し、結果をＲフイールドで指定され
る演算レジスタにロードする命令である。AND
命令は、S1及びS2フイールドで指定される演算
レジスタの内容又は即値データのビツト毎の論理
積をとり、結果をＲフイールドで指定される演算
レジスタにロードする命令である。
第３図ａを参照すると、右論理シフト（SRL）
命令において、第１及び第２のオペランド指定フ
イールドで、それぞれ、シフト数（この場合は
“16”）及び８ビツトの論理レベル“１”を持つ64
ビツトの論理データを生成するように、即値指定
することにより、オペランドデータのためのメモ
リアクセスをなくし、かつ１命令で１バイトデー
タを抽出するためのマスクデータを生成できるこ
とを示している。
命令において、第１及び第２のオペランド指定フ
イールドで、それぞれ、シフト数（この場合は
“16”）及び８ビツトの論理レベル“１”を持つ64
ビツトの論理データを生成するように、即値指定
することにより、オペランドデータのためのメモ
リアクセスをなくし、かつ１命令で１バイトデー
タを抽出するためのマスクデータを生成できるこ
とを示している。
第３図ｂを参照すると、第１のオペランド指定
フイールドで即値の“１”を指定して、固定小数
点加算（ADD）命令を実行することにより、第
２オペランドの内容Skに“１”を加えることがで
きる。
フイールドで即値の“１”を指定して、固定小数
点加算（ADD）命令を実行することにより、第
２オペランドの内容Skに“１”を加えることがで
きる。
第３図ｃを参照すると、第２のオペランド指定
フイールドで、最上位ビツトが論理レベル“０”、
残りの63ビツトが論理レベル“１”である64ビツ
トの論理データとなる即値を指定し、論理積
（AND）命令を実行することによつて、第１のオ
ペランド指定フイールドで指定された演算レジス
タの内容Sjに対して、浮動小数点データの絶対値
をとることができる。なお、この場合、浮動小数
点データの形式としては、符号と絶対値による絶
対値表現であり、符号ビツトは最上位ビツトにあ
るものとし、論理レベル“０”が正、論理レベル
“１”が負を表わすものとしている。
フイールドで、最上位ビツトが論理レベル“０”、
残りの63ビツトが論理レベル“１”である64ビツ
トの論理データとなる即値を指定し、論理積
（AND）命令を実行することによつて、第１のオ
ペランド指定フイールドで指定された演算レジス
タの内容Sjに対して、浮動小数点データの絶対値
をとることができる。なお、この場合、浮動小数
点データの形式としては、符号と絶対値による絶
対値表現であり、符号ビツトは最上位ビツトにあ
るものとし、論理レベル“０”が正、論理レベル
“１”が負を表わすものとしている。
なお、本実施例では、数値定数生成回路の数値
定数として整数定数の生成を示したが、数値定数
として浮動小数点データを生成する場合も考えら
れる。
定数として整数定数の生成を示したが、数値定数
として浮動小数点データを生成する場合も考えら
れる。
〔発明の効果〕
以上説明したように、本発明よれば、命令形式
として、結果を格納する演算レジスタを指定する
フイールドと少なくとも２つの入力オペランドを
指定するフイールドを有する３オペランド形式と
し、前記２つの入力オペランドの一方を数値の即
値データ指定フイールド、他方を論理データの即
値データ指定フイールドとし、数値定数生成回路
と論理データ生成回路とを設けて、前記各フイー
ルドの指定により数値データと論理データを独立
に生成できるようにすることにより、プログラム
の命令ステツプ数を削減して実行時間を短縮する
と共に、必要な命令種類を削減して命令制御の簡
単化と演算回路の削減ができるという効果があ
る。
として、結果を格納する演算レジスタを指定する
フイールドと少なくとも２つの入力オペランドを
指定するフイールドを有する３オペランド形式と
し、前記２つの入力オペランドの一方を数値の即
値データ指定フイールド、他方を論理データの即
値データ指定フイールドとし、数値定数生成回路
と論理データ生成回路とを設けて、前記各フイー
ルドの指定により数値データと論理データを独立
に生成できるようにすることにより、プログラム
の命令ステツプ数を削減して実行時間を短縮する
と共に、必要な命令種類を削減して命令制御の簡
単化と演算回路の削減ができるという効果があ
る。
第１図は本発明による情報処理装置の一実施例
の構成を示したブロツク図、第２図は第１図に示
した情報処理装置が処理する命令形式と即値生成
方式を示した図、第３図は本発明よる命令の具体
例を示した図である。 １００……主記憶装置、２００……演算処理装
置、２０１……主記憶制御回路、２０２……命令
レジスタ、２０３……演算レジスタ、２０４……
デコーダ、２０５……数値定数生成回路、２０６
……論理データ生成回路、２０７……演算器、２
０８，２０９，２１０，２１１……選択回路。
の構成を示したブロツク図、第２図は第１図に示
した情報処理装置が処理する命令形式と即値生成
方式を示した図、第３図は本発明よる命令の具体
例を示した図である。 １００……主記憶装置、２００……演算処理装
置、２０１……主記憶制御回路、２０２……命令
レジスタ、２０３……演算レジスタ、２０４……
デコーダ、２０５……数値定数生成回路、２０６
……論理データ生成回路、２０７……演算器、２
０８，２０９，２１０，２１１……選択回路。
Claims (1)
- １ 命令とデータを記憶する主記憶装置と、該主
記憶装置から読み出した命令を実行する演算処理
装置とを含む情報処理装置において、前記演算処
理装置は、複数個の演算レジスタと、指定された
数値データを生成する数値定数生成回路と、論理
データを生成する論理データ生成回路とを備え、
前記論理データは、予め定まつているビツト数の
内、指定されたビツト数の論理レベル“１”を最
上位ビツトから生成し、残りのビツト数は論理レ
ベル“０”である第１の論理データと、指定され
たビツト数の論理レベル“０”を最上位ビツトか
ら生成し、残りのビツト数は論理レベル“１”で
ある第２の論理データの２種類から成り、前記主
記憶装置から読み出した命令の中の少なくとも１
つの命令は、少なくとも、実行すべき命令種類を
指定する命令コードと、演算結果を格納すべき演
算レジスタを指定する目的レジスタ指定フイール
ドと、演算オペランドである即値データもしくは
演算レジスタを指定する第１及び第２の指定フイ
ールドとを有し、前記第１の指定フイールドが即
値データを指定している場合は前記数値定数生成
回路により数値データを生成し、前記第２の指定
フイールドが即値データを指定している場合は該
即値データの指定に従つて前記論理データ生成回
路により前記第１あるいは第２の論理データのい
ずれか一方の論理データを生成することを特徴と
する情報処理装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225104A JPS61103241A (ja) | 1984-10-27 | 1984-10-27 | 情報処理装置 |
| US06/789,668 US4754424A (en) | 1984-10-27 | 1985-10-21 | Information processing unit having data generating means for generating immediate data |
| FI854146A FI91107C (fi) | 1984-10-27 | 1985-10-23 | Tietojenkäsittely-yksikkö |
| NO854251A NO171816C (no) | 1984-10-27 | 1985-10-24 | Informasjonsbehandlingsenhet |
| EP85113584A EP0180157B1 (en) | 1984-10-27 | 1985-10-25 | Information processing unit |
| AU49059/85A AU584933B2 (en) | 1984-10-27 | 1985-10-25 | Information processing unit |
| DE8585113584T DE3586709T2 (de) | 1984-10-27 | 1985-10-25 | Informationsverarbeitungseinheit. |
| CN85107899.0A CN1004306B (zh) | 1984-10-27 | 1985-10-26 | 信息处理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225104A JPS61103241A (ja) | 1984-10-27 | 1984-10-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61103241A JPS61103241A (ja) | 1986-05-21 |
| JPH034936B2 true JPH034936B2 (ja) | 1991-01-24 |
Family
ID=16824041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225104A Granted JPS61103241A (ja) | 1984-10-27 | 1984-10-27 | 情報処理装置 |
Country Status (8)
| Country | Link |
|---|---|
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| EP (1) | EP0180157B1 (ja) |
| JP (1) | JPS61103241A (ja) |
| CN (1) | CN1004306B (ja) |
| AU (1) | AU584933B2 (ja) |
| DE (1) | DE3586709T2 (ja) |
| FI (1) | FI91107C (ja) |
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Families Citing this family (10)
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| US4608634A (en) * | 1982-02-22 | 1986-08-26 | Texas Instruments Incorporated | Microcomputer with offset in store-accumulator operations |
-
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-
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- 1985-10-24 NO NO854251A patent/NO171816C/no not_active IP Right Cessation
- 1985-10-25 AU AU49059/85A patent/AU584933B2/en not_active Expired
- 1985-10-25 EP EP85113584A patent/EP0180157B1/en not_active Expired - Lifetime
- 1985-10-25 DE DE8585113584T patent/DE3586709T2/de not_active Expired - Lifetime
- 1985-10-26 CN CN85107899.0A patent/CN1004306B/zh not_active Expired
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|---|---|
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| DE3586709T2 (de) | 1993-05-06 |
| NO171816B (no) | 1993-01-25 |
| FI854146A0 (fi) | 1985-10-23 |
| NO171816C (no) | 1993-05-05 |
| AU584933B2 (en) | 1989-06-08 |
| DE3586709D1 (de) | 1992-11-05 |
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| FI91107C (fi) | 1994-05-10 |
| EP0180157A2 (en) | 1986-05-07 |
| EP0180157A3 (en) | 1989-01-25 |
| NO854251L (no) | 1986-04-28 |
| CN85107899A (zh) | 1986-04-10 |
| EP0180157B1 (en) | 1992-09-30 |
| JPS61103241A (ja) | 1986-05-21 |
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