JP2882426B2 - アドレス発生装置 - Google Patents
アドレス発生装置Info
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- JP2882426B2 JP2882426B2 JP3066691A JP6669191A JP2882426B2 JP 2882426 B2 JP2882426 B2 JP 2882426B2 JP 3066691 A JP3066691 A JP 3066691A JP 6669191 A JP6669191 A JP 6669191A JP 2882426 B2 JP2882426 B2 JP 2882426B2
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- control signal
- multiplexer
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- instruction memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ試験装置
等に用いられるアドレス発生装置に関し、特に同じアド
レス発生装置を用いて被試験メモリに供給するアドレス
信号と制御信号との間に存在したダミーサイクルの期間
を無くしたものである。
等に用いられるアドレス発生装置に関し、特に同じアド
レス発生装置を用いて被試験メモリに供給するアドレス
信号と制御信号との間に存在したダミーサイクルの期間
を無くしたものである。
【０００２】
【従来の技術】半導体メモリの試験においては、被試験
メモリに印加するアドレスを一定の規則に従って変化さ
せる必要がある。アドレス発生装置ではプログラム制御
によりこの動作を行っている。従来のアドレス発生装置
を図２を参照して説明しよう。図２において、シーケン
スコントローラ１はインストラクションメモリ２に格納
されたプログラムの内のシーケンス制御命令を解読し
て、そのシーケンスに従って、インストラクションメモ
リ２のアドレスを設定することにより、インストラクシ
ョンメモリ２が行う制御動作の順序を指定する。
メモリに印加するアドレスを一定の規則に従って変化さ
せる必要がある。アドレス発生装置ではプログラム制御
によりこの動作を行っている。従来のアドレス発生装置
を図２を参照して説明しよう。図２において、シーケン
スコントローラ１はインストラクションメモリ２に格納
されたプログラムの内のシーケンス制御命令を解読し
て、そのシーケンスに従って、インストラクションメモ
リ２のアドレスを設定することにより、インストラクシ
ョンメモリ２が行う制御動作の順序を指定する。
【０００３】インストラクションメモリ２には予じめア
ドレス演算動作を制御するプログラムが格納され、その
プログラムに従ってアドレス演算回路１０を制御する。
アドレス演算回路１０のベースレジスタ３は、半導体メ
モリのターゲットセル（試験対象となるセルのことで、
ターゲットセルは順次変えられる）のアドレスを格納す
るレジスタである。カレントレジスタ４は半導体メモリ
のディスターブセル（ターゲットセルから影響を受け
る、あるいは影響をおよぼすと思われるセル）のアドレ
スを格納するレジスタである。
ドレス演算動作を制御するプログラムが格納され、その
プログラムに従ってアドレス演算回路１０を制御する。
アドレス演算回路１０のベースレジスタ３は、半導体メ
モリのターゲットセル（試験対象となるセルのことで、
ターゲットセルは順次変えられる）のアドレスを格納す
るレジスタである。カレントレジスタ４は半導体メモリ
のディスターブセル（ターゲットセルから影響を受け
る、あるいは影響をおよぼすと思われるセル）のアドレ
スを格納するレジスタである。
【０００４】データレジスタ５のデータは算術・論理演
算装置７の一方の入力端子に入力される。ベースレジス
タ３及びカレントレジスタ４のデータがマルチプレクサ
６で選択されて、前記演算装置７の他方の入力端子に入
力される。同演算装置７では、入力データ相互の加算、
減算、アンド、オア等の演算が実行され、その結果得ら
れたデータによりカレントレジスタ４が更新される。
算装置７の一方の入力端子に入力される。ベースレジス
タ３及びカレントレジスタ４のデータがマルチプレクサ
６で選択されて、前記演算装置７の他方の入力端子に入
力される。同演算装置７では、入力データ相互の加算、
減算、アンド、オア等の演算が実行され、その結果得ら
れたデータによりカレントレジスタ４が更新される。
【０００５】ベースレジスタ３、カレントレジスタ４及
びデータレジスタ５の初期値はインストラクションメモ
リ２の制御により設定される。特にベースレジスタ３及
びカレントレジスタ４はインストラクションメモリ２の
制御命令に従って、それぞれ単独で、即ち演算装置７を
用いないで、クリア、ロード、加算、減算等の演算が可
能とされている。データレジスタ５のデータはカウンタ
シフタ８によってレジスタの２進データがカウント、シ
フト動作され、新しいデータに更新される。
びデータレジスタ５の初期値はインストラクションメモ
リ２の制御により設定される。特にベースレジスタ３及
びカレントレジスタ４はインストラクションメモリ２の
制御命令に従って、それぞれ単独で、即ち演算装置７を
用いないで、クリア、ロード、加算、減算等の演算が可
能とされている。データレジスタ５のデータはカウンタ
シフタ８によってレジスタの２進データがカウント、シ
フト動作され、新しいデータに更新される。
【０００６】ベースレジスタ３に設定されたターゲット
セルのアドレス及びカレントレジスタ４に設定されたデ
ィスターブセルのアドレスがマルチプレクサ９で選択さ
れて、被試験メモリに供給される。
セルのアドレス及びカレントレジスタ４に設定されたデ
ィスターブセルのアドレスがマルチプレクサ９で選択さ
れて、被試験メモリに供給される。
【０００７】
【発明が解決しようとする課題】被試験メモリの中に
は、アドレス信号入力端子と動作モードを指定する制御
信号入力端子とを共用しているものがあり、（両信号を
区別するための信号を入力する端子は別にある）その場
合アドレス信号に続いて制御信号を同じアドレス発生装
置で発生できれば、制御信号発生装置を別に設ける必要
もなく経済的に望ましいことである。
は、アドレス信号入力端子と動作モードを指定する制御
信号入力端子とを共用しているものがあり、（両信号を
区別するための信号を入力する端子は別にある）その場
合アドレス信号に続いて制御信号を同じアドレス発生装
置で発生できれば、制御信号発生装置を別に設ける必要
もなく経済的に望ましいことである。
【０００８】しかし従来の装置にこの動作を行わせる場
合には、ベースレジスタ３又はカレントレジスタ４にあ
るデータを図示していない他のレジスタに一時的に退避
させてから制御信号データを設定する必要があり、また
制御信号データを被試験メモリに供給した後に退避させ
たデータを再びレジスタに設定し、アドレス演算を再開
させる必要がある。このため従来の装置では、アドレス
信号の供給とそれに続く制御信号の供給との間、及びそ
の制御信号の供給とそれに続く新しいアドレス信号の供
給との間に、アドレス演算回路１０に前述の動作を行わ
せるためのダミーサイクルの期間がそれぞれ介在され
る。
合には、ベースレジスタ３又はカレントレジスタ４にあ
るデータを図示していない他のレジスタに一時的に退避
させてから制御信号データを設定する必要があり、また
制御信号データを被試験メモリに供給した後に退避させ
たデータを再びレジスタに設定し、アドレス演算を再開
させる必要がある。このため従来の装置では、アドレス
信号の供給とそれに続く制御信号の供給との間、及びそ
の制御信号の供給とそれに続く新しいアドレス信号の供
給との間に、アドレス演算回路１０に前述の動作を行わ
せるためのダミーサイクルの期間がそれぞれ介在され
る。
【０００９】しかしながら被試験メモリの実使用状態で
はこのようなダミーサイクルの期間は存在せず、前記ア
ドレス信号、制御信号、次のアドレス信号の供給はシー
ケンシャルに行われるものであるので、被試験メモリの
試験条件が実使用状態と異なってしまう欠点があった。
この発明の目的はこのような従来の欠点を解決して、被
試験メモリのアドレス信号の供給と制御信号の供給との
間に必要としたダミーサイクルを不要とし、被試験メモ
リを実使用状態と同じ条件で試験できるようにしようと
するものである。
はこのようなダミーサイクルの期間は存在せず、前記ア
ドレス信号、制御信号、次のアドレス信号の供給はシー
ケンシャルに行われるものであるので、被試験メモリの
試験条件が実使用状態と異なってしまう欠点があった。
この発明の目的はこのような従来の欠点を解決して、被
試験メモリのアドレス信号の供給と制御信号の供給との
間に必要としたダミーサイクルを不要とし、被試験メモ
リを実使用状態と同じ条件で試験できるようにしようと
するものである。
【００１０】
【課題を解決するための手段】この発明は、シーケンス
コントローラと、インストラクションメモリと、アドレ
ス演算回路と、制御信号データレジスタと、マルチプレ
クサとを具備するアドレス発生装置である。前記インス
トラクションメモリは、予じめ格納されたプログラムに
従って、前記アドレス演算回路の演算動作を制御すると
同時に前記制御信号データレジスタに所定の制御信号デ
ータを設定し、また前記マルチプレクサに所定のタイミ
ングでセレクト信号を供給する。
コントローラと、インストラクションメモリと、アドレ
ス演算回路と、制御信号データレジスタと、マルチプレ
クサとを具備するアドレス発生装置である。前記インス
トラクションメモリは、予じめ格納されたプログラムに
従って、前記アドレス演算回路の演算動作を制御すると
同時に前記制御信号データレジスタに所定の制御信号デ
ータを設定し、また前記マルチプレクサに所定のタイミ
ングでセレクト信号を供給する。
【００１１】前記シーケンスコントローラは、所定のシ
ーケンスに従って前記インストラクションメモリのアド
レスを設定することにより前記インストラクションメモ
リが行う動作の順序を指定する。前記アドレス演算回路
は、複数のレジスタを有し、前記インストラクションメ
モリの出力により制御されて、それらレジスタに設定さ
れたデータ相互の演算を行うことにより、被試験メモリ
の複数のアドレスを順次演算して、前記マルチプレクサ
の一方の入力端子に入力する。
ーケンスに従って前記インストラクションメモリのアド
レスを設定することにより前記インストラクションメモ
リが行う動作の順序を指定する。前記アドレス演算回路
は、複数のレジスタを有し、前記インストラクションメ
モリの出力により制御されて、それらレジスタに設定さ
れたデータ相互の演算を行うことにより、被試験メモリ
の複数のアドレスを順次演算して、前記マルチプレクサ
の一方の入力端子に入力する。
【００１２】前記制御信号データレジスタは、前記イン
ストラクションメモリにより所定の制御信号データが設
定され、その設定された制御信号データを前記マルチプ
レクサの他方の入力端子に入力する。前記マルチプレク
サは、前記アドレス演算回路及び制御信号データレジス
タよりそれぞれ入力されたデータを前記セレクト信号に
従ってシーケンシャルに選択して被試験メモリに供給す
る。
ストラクションメモリにより所定の制御信号データが設
定され、その設定された制御信号データを前記マルチプ
レクサの他方の入力端子に入力する。前記マルチプレク
サは、前記アドレス演算回路及び制御信号データレジス
タよりそれぞれ入力されたデータを前記セレクト信号に
従ってシーケンシャルに選択して被試験メモリに供給す
る。
【００１３】
【実施例】この発明の実施例を図１に図２と対応する部
分に同じ符号を付し、重複説明を省略する。この発明で
は図２の従来の回路に、制御信号データレジスタ１１と
マルチプレクサ１２とが追加される。アドレス演算回路
１０が被試験メモリに供給すべきアドレスデータを演算
中に、インストラクションメモリ２から同じメモリに供
給すべき制御信号データが制御信号データレジスタ１１
に設定される。この制御信号データとアドレス演算回路
１０で演算されたアドレスデータとはマルチプレクサ１
２にそれぞれ入力され、インストラクションメモリ２よ
りマルチプレクサ１２に与えられるセレクト信号によっ
て各データが選択されて、シーケンシャルに（従来のよ
うなダミーサイクルなしで）被試験メモリに供給され
る。
分に同じ符号を付し、重複説明を省略する。この発明で
は図２の従来の回路に、制御信号データレジスタ１１と
マルチプレクサ１２とが追加される。アドレス演算回路
１０が被試験メモリに供給すべきアドレスデータを演算
中に、インストラクションメモリ２から同じメモリに供
給すべき制御信号データが制御信号データレジスタ１１
に設定される。この制御信号データとアドレス演算回路
１０で演算されたアドレスデータとはマルチプレクサ１
２にそれぞれ入力され、インストラクションメモリ２よ
りマルチプレクサ１２に与えられるセレクト信号によっ
て各データが選択されて、シーケンシャルに（従来のよ
うなダミーサイクルなしで）被試験メモリに供給され
る。
【００１４】他の方法として、制御信号データレジスタ
１１の代りに、複数の制御信号データをそれぞれ異なる
アドレスに格納したメモリを設け、インストラクション
メモリ２よりそのメモリのアドレスを設定してもよい。
１１の代りに、複数の制御信号データをそれぞれ異なる
アドレスに格納したメモリを設け、インストラクション
メモリ２よりそのメモリのアドレスを設定してもよい。
【００１５】
【発明の効果】以上述べたように、この発明によればア
ドレス信号と制御信号とを、従来例のようなレジスタデ
ータの退避と再設定のためのダミーサイクル無しで、シ
ーケンシャルに被試験メモリに供給することができる。
これにより被試験メモリをその実使用状態と同じ条件で
試験することができ、従来の隘路が解決される。
ドレス信号と制御信号とを、従来例のようなレジスタデ
ータの退避と再設定のためのダミーサイクル無しで、シ
ーケンシャルに被試験メモリに供給することができる。
これにより被試験メモリをその実使用状態と同じ条件で
試験することができ、従来の隘路が解決される。
【図１】この発明の実施例を示すブロック図。
【図２】従来のアドレス発生装置のブロック図。
Claims (2)
- 【請求項１】 シーケンスコントローラと、インストラ
クションメモリと、アドレス演算回路と、制御信号デー
タレジスタと、マルチプレクサとを具備するアドレス発
生装置であって、 前記インストラクションメモリは、予じめ格納されたプ
ログラムに従って、前記アドレス演算回路の演算動作を
制御すると同時に前記制御信号データレジスタに所定の
制御信号データを設定し、また前記マルチプレクサに所
定のタイミングでセレクト信号を供給するものであり、 前記シーケンスコントローラは、所定のシーケンスに従
って前記インストラクションメモリのアドレスを設定す
ることにより前記インストラクションメモリが行う動作
の順序を指定するものであり、 前記アドレス演算回路は、複数のレジスタを有し、前記
インストラクションメモリの出力により制御されて、そ
れらレジスタに設定されたデータ相互の演算を行うこと
により、被試験メモリの複数のアドレスを順次演算し
て、前記マルチプレクサの一方の入力端子に入力するも
のであり、 前記制御信号データレジスタは、前記インストラクショ
ンメモリにより所定の制御信号データが設定され、その
設定された制御信号データを前記マルチプレクサの他方
の入力端子に入力するものであり、 前記マルチプレクサは、前記アドレス演算回路及び制御
信号データレジスタよりそれぞれ入力されたデータを前
記セレクト信号に従ってシーケンシャルに選択して被試
験メモリに供給するものであることを特徴とする、 アドレス発生装置。 - 【請求項２】 請求項１において、前記制御信号データ
レジスタの代りに、複数の制御信号データをそれぞれ異
なるアドレスに格納したメモリを設け、前記インストラ
クションメモリより前記メモリのアドレスを設定するこ
とを特徴とするアドレス発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066691A JP2882426B2 (ja) | 1991-03-29 | 1991-03-29 | アドレス発生装置 |
| KR1019920004940A KR950013265B1 (ko) | 1991-03-29 | 1992-03-26 | 메모리 시험장치의 어드레스 발생장치 |
| US07/860,017 US6019501A (en) | 1991-03-29 | 1992-03-30 | Address generating device for memory tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066691A JP2882426B2 (ja) | 1991-03-29 | 1991-03-29 | アドレス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302341A JPH04302341A (ja) | 1992-10-26 |
| JP2882426B2 true JP2882426B2 (ja) | 1999-04-12 |
Family
ID=13323217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066691A Expired - Fee Related JP2882426B2 (ja) | 1991-03-29 | 1991-03-29 | アドレス発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6019501A (ja) |
| JP (1) | JP2882426B2 (ja) |
| KR (1) | KR950013265B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19781563C2 (de) * | 1996-11-29 | 2001-02-15 | Advantest Corp | Mustergenerator |
| US6182211B1 (en) * | 1997-07-02 | 2001-01-30 | Matsushita Electric Industrial Co., Ltd. | Conditional branch control method |
| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| US6928593B1 (en) * | 2000-09-18 | 2005-08-09 | Intel Corporation | Memory module and memory component built-in self test |
| US7917825B2 (en) * | 2006-12-15 | 2011-03-29 | Joo-Sang Lee | Method and apparatus for selectively utilizing information within a semiconductor device |
| US8006221B2 (en) | 2007-09-11 | 2011-08-23 | International Business Machines Corporation | System and method for testing multiple processor modes for processor design verification and validation |
| US20090070570A1 (en) * | 2007-09-11 | 2009-03-12 | Shubhodeep Roy Choudhury | System and Method for Efficiently Handling Interrupts |
| US7992059B2 (en) * | 2007-09-11 | 2011-08-02 | International Business Machines Corporation | System and method for testing a large memory area during processor design verification and validation |
| US8019566B2 (en) * | 2007-09-11 | 2011-09-13 | International Business Machines Corporation | System and method for efficiently testing cache congruence classes during processor design verification and validation |
| US8099559B2 (en) * | 2007-09-11 | 2012-01-17 | International Business Machines Corporation | System and method for generating fast instruction and data interrupts for processor design verification and validation |
| JP4482044B2 (ja) | 2008-03-18 | 2010-06-16 | 株式会社東芝 | 情報処理装置およびデバイスコントローラの駆動制御方法 |
| KR102374712B1 (ko) | 2017-07-03 | 2022-03-17 | 삼성전자주식회사 | 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템 |
| US10169185B1 (en) | 2017-08-12 | 2019-01-01 | International Business Machines Corporation | Efficient testing of direct memory address translation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| JPS5552581A (en) * | 1978-10-11 | 1980-04-17 | Advantest Corp | Pattern generator |
| JPS5994086A (ja) * | 1982-11-19 | 1984-05-30 | Advantest Corp | 論理回路試験装置 |
| JPS60247942A (ja) * | 1984-05-23 | 1985-12-07 | Advantest Corp | 半導体メモリ試験装置 |
| DE3587620T2 (de) * | 1984-05-28 | 1994-03-24 | Advantest Corp | Logikanalysator. |
| JPS61103241A (ja) * | 1984-10-27 | 1986-05-21 | Nec Corp | 情報処理装置 |
| JPS61145799A (ja) * | 1984-12-20 | 1986-07-03 | Fujitsu Ltd | メモリを内蔵した半導体集積回路 |
-
1991
- 1991-03-29 JP JP3066691A patent/JP2882426B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-26 KR KR1019920004940A patent/KR950013265B1/ko not_active IP Right Cessation
- 1992-03-30 US US07/860,017 patent/US6019501A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920018773A (ko) | 1992-10-22 |
| KR950013265B1 (ko) | 1995-10-26 |
| JPH04302341A (ja) | 1992-10-26 |
| US6019501A (en) | 2000-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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