JPH0553794A - 制御記憶制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 演算ユニットのマルチ動作時に、制御記憶の
容量を減らす。 【構成】 演算ユニット１，２より出力されたマイクロ
プログラム読み出しのためのアドレスは、アドレスレジ
スタ３，４に入力される。セレクト信号発生回路８はア
ドレスセレクタ７を切り換えアドレスレジスタを制御記
憶セレクタ９へ接続する。制御記憶セレクタはアドレス
を参照し、該当する制御記憶へ読み出しアドレスを出力
する。ここで制御記憶とアドレスセレクタは演算ユニッ
トの基本クロック周波数の数倍の早さで動作する。また
制御記憶の容量は、１つで演算ユニットのシングル動作
に必要な分だけ確保されマルチ動作時に増設されること
により、必要な記憶容量を確保する。制御記憶１２，１
３より読み出されたデータは各演算ユニットに取り込ま
れるが、同じクロックタイミングで取り込むために、演
算ユニット１のデータは一時データレジスタに取り込ま
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置に関し、特
に演算ユニットのマイクロプログラムを格納する制御記
憶に関する。

【０００２】

【従来の技術】従来の制御記憶は図３に示すように、そ
れぞれの演算ユニット１，２と、演算ユニット１，２の
マイクロプログラム読み出しアドレスを制御記憶に伝え
るアドレス線３，４と、制御記憶５，６と、制御記憶
５，６より読み出されたマイクロプログラムを演算ユニ
ットへ伝えるデータ線７，８とを有している。尚、図３
で示す従来の制御記憶は２台の演算ユニットが存在する
場合の例である。

【０００３】次に動作について図４をもとに説明する。
Ｔ０で演算ユニット１より出力されたマイクロプログラ
ム読み出しのためのアドレスは、アドレス線３によって
制御記憶５に伝えられる。

【０００４】制御記憶５より読み出されたマイクロプロ
グラムは、データ線７を伝わって演算ユニット１にＴ１
までに出力される。ここで、演算ユニットが、Ｔ０で次
のマイクロプログラム読み出しアドレスを生成するの
と、制御記憶をアクセスしてＴ１でデータ（マイクロプ
ログラム）を取り込むためのセットアップ時間がそれぞ
れ必要なため１サイクルの大半の時間を使用する。よっ
て、各演算ユニットは単独で制御記憶を占有せざるを得
ない。

【０００５】そのためマルチ動作を前提としているシス
テムの場合シングル動作時でも、制御記憶の容量をマル
チ対応のマイクロプログラム分接続しておかなければ演
算ユニットを増設して即マルチ動作に切り換えることが
できない。

【０００６】

【発明が解決しようとする課題】上述の制御記憶は、マ
ルチ動作時はシングル動作時に比べてマイクロプログラ
ムの容量が増加する。そのうえ演算ユニットと直接接続
せざるを得ない。そのため、複数の演算ユニットが一つ
の中央処理装置内に存在しても、同じ内容の制御記憶を
演算ユニットの数だけ用意しなくてはならないため、使
用するメモリーが増加するという問題点がある。

【０００７】本発明の目的は、前記課題を解決した制御
記憶制御回路を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る制御記憶制御回路においては、制御記
憶に格納されたマイクロプログラムにより制御される演
算ユニットを有する中央処理装置において、増設可能な
演算ユニットと、前記演算ユニットの動作クロックの周
波数に対し数逓倍のクロック周波数で動作し、演算ユニ
ットが単体で動作しているシングル動作時には必要最小
限のマイクロプログラムを格納する容量を持ち、演算ユ
ニットが複数で動作しているマルチ動作時には、マイク
ロプログラムのステップ数がマルチ動作対応分増加して
記憶容量が増設可能な制御記憶と、各演算ユニットから
マイクロプログラム読み出しのために必要な前記制御記
憶へのアドレスを切り換えるセレクタと、前記演算ユニ
ットの基本ユニットの基本クロックの１サイクル内に全
演算ユニットからの制御記憶アクセスを行うために、前
記セレクタを切り換えるセレクト信号を発生する制御回
路と、マルチ動作時に、各演算ユニットよりのアドレス
を参照して、該当する制御記憶にマイクロプログラム読
み出しのためのアドレスを切り換える制御記憶セレクタ
と、演算ユニットと制御記憶の間でのアドレス，データ
の授受を行う際のタイミングをとるレジスタとを有する
ものである。

【０００９】

【作用】本発明では、シングル動作時に必要最小限の記
憶容量だけ制御記憶を用意し、マルチ動作時に制御記憶
を増設し、複数の演算ユニットから１組の制御記憶にア
クセスするようにしたものである。

【００１０】

【実施例】次に本発明について図面を参照して説明す
る。

【００１１】図１は、本発明の一実施例を示すものであ
り、１台の演算ユニットが１台の制御記憶をアクセスす
るシステムに、演算ユニットと制御記憶が増設可能とし
た実施例を示すブロック図である。

【００１２】図１において、１，２は演算ユニットであ
り、演算ユニット２はマルチ動作時に制御記憶１３と一
緒に増設される。

【００１３】３，４は各演算ユニット１，２より出力さ
れたマイクロプログラム読み出しのためのアドレスを次
のＴで制御記憶１２，１３に出力し、マイクロプログラ
ム読み出しを行うために格納しておくアドレスレジスタ
である。

【００１４】５，６は各演算ユニット１，２が制御記憶
１２，１３に格納されているマイクロプログラムを読み
出すためのアドレスを制御記憶へ伝える信号線である。

【００１５】７は演算ユニット増設時に各ユニットより
制御記憶へアクセスするためのアドレス信号を制御記憶
セレクタ９に接続するアドレスセレクタである。

【００１６】８は演算ユニットの基本クロックの１サイ
クル内に全ての演算ユニットがマイクロプログラム読み
出しのアクセスを行うためにアドレスセレクタ７を切り
換えるセレクト信号を発生するセレクト信号発生回路で
ある。

【００１７】１２，１３は演算ユニットの動作クロック
周波数の２倍のクロック周波数で読み出しを行う制御記
憶である。

【００１８】本実施例では、アドレスの最上位ｂｉｔで
分けられる下半分にシングル部、上半分にマルチ部のマ
イクロプログラムが制御記憶にそれぞれ記憶されてい
る。制御記憶１２は、制御記憶１３，演算ユニット２が
増設されていないシングル動作時に演算ユニットのシン
グル動作用の全マイクロプログラムを格納しておき、演
算ユニット２，制御記憶１３の増設時（マルチ動作時）
はアドレスの最上位ｂｉｔで分けられるマイクロプログ
ラムを格納する。

【００１９】そのため記憶容量は最低でも、演算ユニッ
トのシングル動作時に必要な容量だけ確保しなければな
らない。制御記憶１３はマルチ動作時に演算ユニット２
と一緒に接続され、アドレスの最上位ｂｉｔで分けられ
るマルチ動作対応のマイクロプログラムを格納してあ
る。

【００２０】すなわち制御記憶１２，１３を接続するこ
とによりマルチ動作時の全マイクロプログラムを格納す
るのに必要なメモリ容量を確保する。

【００２１】９はアドレスセレクタ７より出力された制
御記憶１２，１３へのアドレスを、制御記憶が１台しか
接続されていないときは制御記憶１２のみに出力し、２
台接続されているときはアドレスの最上位ｂｉｔを参照
して“０”の時は制御記憶１２、“１”の時は制御記憶
１３に対してそれぞれマイクロプログラム読み出しのた
めのアドレスを出力する制御記憶セレクタである。

【００２２】１０，１１は制御記憶セレクタより指定さ
れた制御記憶へアドレスを伝えるアドレス線である。

【００２３】１４は制御記憶１２，１３より読み出され
たマイクロプログラムを各演算ユニットに伝える制御記
憶データ線である。

【００２４】１５は制御記憶より読み出された演算ユニ
ット１のマイクロプログラムを演算ユニットのクロック
のタイミングで読み込むための演算ユニット１のデータ
レジスタである。

【００２５】次に本発明の制御記憶制御回路をタイミン
グチャートをもとに説明する。図２は本発明の動作を示
すタイミングチャートである。ここでＴ１の立ち上がり
とは、Ｔ０〜Ｔ１間のクロックの立ち上がりのことであ
る。演算ユニットの基本クロックに対し制御記憶のクロ
ックは、１／２の周期を持つ。

【００２６】Ｔ０〜Ｔ１間で各演算ユニットのマイクロ
プログラム読み出しのためのアドレス（アドレス１，ア
ドレス２）が出力され、各演算ユニットのアドレスレジ
スタ３，４にＴ１のクロックの立ち上がりで取り込まれ
る。

【００２７】Ｔ１〜Ｔ２間で各演算ユニットアドレスレ
ジスタの出力が各演算ユニットアドレス線５，６にマイ
クロプログラム読み出しのためのアドレスとしてアドレ
スセレクタ７にそれぞれ入力される。演算ユニット１の
読み出しアドレス（アドレス１）が先に制御記憶をアク
セスするようにセレクト信号発生回路８によりアドレス
セレクタ７は切り換えられる。

【００２８】そして、演算ユニット１アドレス線５の制
御記憶読み出しアドレス（アドレス１）は、制御記憶セ
レクタ９に出力される。制御記憶セレクタ９は入力した
アドレスを、シングル動作時はそのまま制御記憶Ａアド
レス線１０に出力する。

【００２９】マルチ動作時は、アドレスの最上位ｂｉｔ
を参照し、“０”の時は制御記憶Ａアドレス線１０に対
して、“１”の時は制御記憶Ｂアドレス線１１に対して
マイクロプログラム読み出しのためのアドレスが出力さ
れる。このとき制御記憶１２には全マイクロプログラム
のシングル動作分が記憶されており、制御記憶１３には
全マイクロプログラムのマルチ動作分が記憶されてい
る。

【００３０】制御記憶１２，１３より読み出された演算
ユニット１のマイクロプログラム（データ１）は、制御
記憶データ線１４により、演算ユニット１データレジス
タ１５の入力となる。演算ユニット１データレジスタ１
５は演算ユニットの基本クロックＴ１の立ち下がり時に
演算ユニット１のマイクロプログラムを取り込む。

【００３１】次に演算ユニット２のマイクロプログラム
読み出しアドレス（アドレス２）が制御記憶１２，１３
をアクセスするように、セレクト信号発生回路８により
アドレスセレクタ７が切り換えられる。そして、演算ユ
ニット２アドレス線６の制御記憶アドレス（アドレス
２）は、制御記憶セレクタ９に出力される。

【００３２】制御記憶セレクタ９はアドレス１の場合と
同様に、アドレスの最上位ｂｉｔを参照しアドレス線１
０，１１にマイクロプログラム読み出しのためのアドレ
スが出力される。制御記憶１２，１３より読み出された
演算ユニット２のマイクロプログラム（データ２）は、
制御記憶データ線１４により、演算ユニット２へ出力さ
れる。

【００３３】Ｔ２のクロックで、演算ユニット１，２は
それぞれ制御記憶１２，１３より読み出されたマイクロ
プログラムを同時に取り込むことができる。

【００３４】

【発明の効果】以上説明したように本発明による制御記
憶制御回路を用いることによりシングル動作時は必要最
小限の記憶容量だけ制御記憶を用意でき、マルチ動作時
は、制御記憶を増設し、複数の演算ユニットから１組の
制御記憶にアクセスすることによって、制御記憶の量を
減らすことができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示した制御回路のタイミングチャートで
ある。

【図３】従来例を示すブロック図である。

【図４】従来例の制御回路のタイミングチャートであ
る。

【符号の説明】

１ 演算ユニット ２ 演算ユニット ３ 演算ユニット１アドレスレジスタ ４ 演算ユニット２アドレスレジスタ ５ 演算ユニット１アドレス線 ６ 演算ユニット２アドレス線 ７ アドレスセレクタ ８ セレクト信号発生回路 ９ 制御記憶セレクタ １０ 制御記憶Ａアドレス線 １１ 制御記憶Ｂアドレス線 １２ 制御記憶Ａ １３ 制御記憶Ｂ １４ 制御記憶データ線 １５ 演算ユニット１データレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 制御記憶に格納されたマイクロプログラ
   ムにより制御される演算ユニットを有する中央処理装置
   において、増設可能な演算ユニットと、 前記演算ユニットの動作クロックの周波数に対し数逓倍
   のクロック周波数で動作し、演算ユニットが単体で動作
   しているシングル動作時には必要最小限のマイクロプロ
   グラムを格納する容量を持ち、演算ユニットが複数で動
   作しているマルチ動作時には、マイクロプログラムのス
   テップ数がマルチ動作対応分増加して記憶容量が増設可
   能な制御記憶と、 各演算ユニットからマイクロプログラム読み出しのため
   に必要な前記制御記憶へのアドレスを切り換えるセレク
   タと、 前記演算ユニットの基本ユニットの基本クロックの１サ
   イクル内に全演算ユニットからの制御記憶アクセスを行
   うために、前記セレクタを切り換えるセレクト信号を発
   生する制御回路と、 マルチ動作時に、各演算ユニットよりのアドレスを参照
   して、該当する制御記憶にマイクロプログラム読み出し
   のためのアドレスを切り換える制御記憶セレクタと、 演算ユニットと制御記憶の間でのアドレス，データの授
   受を行う際のタイミングをとるレジスタとを有すること
   を特徴とする制御記憶制御回路。