JP2858602B2 - パイプライン演算回路 - Google Patents
パイプライン演算回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、データフロ−型処理
を行なう装置全てに適用されるパイプライン演算回路に
関する。
を行なう装置全てに適用されるパイプライン演算回路に
関する。
【０００２】
【従来の技術】図４に、画像処理演算に適用する従来の
パイプライン演算回路を示す。図４において、１は処理
全体を制御するマイクロプロセッサ（ＣＰＵ）、２は画
像データを記憶するイメ−ジメモリ（ＩＭ）である。３
は画像データを転送するデータ転送回路、４ａ，４ｂ，
４ｃ，４ｄは画像演算のための固有の演算機能を持つパ
イプライン演算器である。
パイプライン演算回路を示す。図４において、１は処理
全体を制御するマイクロプロセッサ（ＣＰＵ）、２は画
像データを記憶するイメ−ジメモリ（ＩＭ）である。３
は画像データを転送するデータ転送回路、４ａ，４ｂ，
４ｃ，４ｄは画像演算のための固有の演算機能を持つパ
イプライン演算器である。
【０００３】パイプライン演算器４ａ，４ｂ，４ｃ，４
ｄは、たとえば、２値化回路、ヒストグラム演算回路等
であり、パイプラインのデータの流れに対し、固定して
置かれている。パイプライン演算を行なう場合には、Ｃ
ＰＵ１からパイプライン演算器４ａ，４ｂ，４ｃ，４ｄ
の各々に対して演算パラメ−タを設定し、データ転送回
路３に演算対象となる画像の大きさ（Ｘ方向とＹ方向の
大きさ）と、読み出すべきイメ−ジメモリ２の始点アド
レスと書き込むべきイメ−ジメモリ２の始点アドレスを
設定することにより、データ転送回路３がイメ−ジメモ
リ２のアドレス信号を順次発生してデータを読出し、デ
ータビット有効信号を付加してパイプライン演算器４ａ
へ出力する。演算器４ａで演算した結果を演算器４ｂへ
出力して、さらに演算器４ｂで演算を施し演算器４ｃへ
出力する。これに演算器４ｃで演算を施して演算器４ｄ
に出力し、さらに演算器４ｄで演算を行なう。このよう
にして、１データに対しパイプライン演算器４ａ，４
ｂ，４ｃ，４ｄで順次演算を行ない、最後に４ｄで演算
された結果をデータ転送回路３によりタイミングをとっ
て、イメ−ジメモリ２に書き込む。
ｄは、たとえば、２値化回路、ヒストグラム演算回路等
であり、パイプラインのデータの流れに対し、固定して
置かれている。パイプライン演算を行なう場合には、Ｃ
ＰＵ１からパイプライン演算器４ａ，４ｂ，４ｃ，４ｄ
の各々に対して演算パラメ−タを設定し、データ転送回
路３に演算対象となる画像の大きさ（Ｘ方向とＹ方向の
大きさ）と、読み出すべきイメ−ジメモリ２の始点アド
レスと書き込むべきイメ−ジメモリ２の始点アドレスを
設定することにより、データ転送回路３がイメ−ジメモ
リ２のアドレス信号を順次発生してデータを読出し、デ
ータビット有効信号を付加してパイプライン演算器４ａ
へ出力する。演算器４ａで演算した結果を演算器４ｂへ
出力して、さらに演算器４ｂで演算を施し演算器４ｃへ
出力する。これに演算器４ｃで演算を施して演算器４ｄ
に出力し、さらに演算器４ｄで演算を行なう。このよう
にして、１データに対しパイプライン演算器４ａ，４
ｂ，４ｃ，４ｄで順次演算を行ない、最後に４ｄで演算
された結果をデータ転送回路３によりタイミングをとっ
て、イメ−ジメモリ２に書き込む。
【０００４】なお、パイプライン演算器４ａ，４ｂ，４
ｃ，４ｄは各々パラメ−タおよび演算結果を格納する為
のイメ−ジメモリまたはレジスタを内部に有しており
（図示せず）、ＣＰＵ１からＣＰＵバスを介してアクセ
スすることができる。
ｃ，４ｄは各々パラメ−タおよび演算結果を格納する為
のイメ−ジメモリまたはレジスタを内部に有しており
（図示せず）、ＣＰＵ１からＣＰＵバスを介してアクセ
スすることができる。
【０００５】
【発明が解決しようとする課題】前述したように従来
は、パイプライン演算器において、演算器の種類（数）
とその並び順が固定されている。このために、たとえ
ば、図４において演算器４ｂ，４ｄ，４ａ，４ｃの順に
演算を実行したい場合には、まず、演算器４ａと４ｃの
各々の演算前と演算後でデータが無変化であるようにパ
ラメ−タを設定して演算器４ａ，４ｂ，４ｃ，４ｄの順
に演算を行なうことで、実質的には演算器４ｂ，４ｄの
順に演算を行ない、次に演算器４ａと４ｃの各々の演算
前と演算後でデータが無変化であるようにパラメ−タを
設定して、前記演算結果にさらに演算器４ａ，４ｂ，４
ｃ，４ｄの順に演算を行なうことで、実質的には演算器
４ａ，４ｃの順に演算を行なって、その結果を演算器４
ｂ，４ｄ，４ａ，４ｃの演算結果として、イメ−ジメモ
リに格納する。
は、パイプライン演算器において、演算器の種類（数）
とその並び順が固定されている。このために、たとえ
ば、図４において演算器４ｂ，４ｄ，４ａ，４ｃの順に
演算を実行したい場合には、まず、演算器４ａと４ｃの
各々の演算前と演算後でデータが無変化であるようにパ
ラメ−タを設定して演算器４ａ，４ｂ，４ｃ，４ｄの順
に演算を行なうことで、実質的には演算器４ｂ，４ｄの
順に演算を行ない、次に演算器４ａと４ｃの各々の演算
前と演算後でデータが無変化であるようにパラメ−タを
設定して、前記演算結果にさらに演算器４ａ，４ｂ，４
ｃ，４ｄの順に演算を行なうことで、実質的には演算器
４ａ，４ｃの順に演算を行なって、その結果を演算器４
ｂ，４ｄ，４ａ，４ｃの演算結果として、イメ−ジメモ
リに格納する。
【０００６】このように、演算器４ｂ，４ｄ，４ａ，４
ｃの順に演算を実行したい場合には、演算器４ａ，４
ｂ，４ｃ，４ｄの順にデータを２回通す（これを２パス
のパイプラインサイクルと称する）ことが必要であるた
めに、演算の処理速度が遅くなる。また、演算器の機能
の変更ができないため、演算器の種類を増やす場合には
基板そのものを作製しなおす必要がある。
ｃの順に演算を実行したい場合には、演算器４ａ，４
ｂ，４ｃ，４ｄの順にデータを２回通す（これを２パス
のパイプラインサイクルと称する）ことが必要であるた
めに、演算の処理速度が遅くなる。また、演算器の機能
の変更ができないため、演算器の種類を増やす場合には
基板そのものを作製しなおす必要がある。
【０００７】
【課題を解決するための手段】この発明は上記課題を解
決するために、複数の演算器を直列に接続し、これらの
複数の演算器の入出力データの構成をデータビットとデ
ータビット有効信号からなる共通構造として、これらの
複数の演算器のうちの前段の演算器の出力が次段の演算
器の入力となるパイプライン演算回路において、前記複
数の演算器を、各々演算機能の再コンフィギュレ−ショ
ンが可能なプログラマブルゲ−トアレイおよびメモリを
有する、入出力ピンが共通な構成とする。また、前記プ
ログラマブルゲ−トアレイのコンフィギュレ−ションの
ための固有のデータが格納された複数のリ−ドオンリ−
メモリと、プログラマブルゲ−トアレイのコンフィギュ
レ−ションデ−タラインを、クロスバ−スイッチを介し
て複数のリ−ドオンリ−メモリと接続する手段とを備
え、前記クロスバ−スイッチを切り換えて複数のリ−ド
オンリ−メモリからコンフィギュレ−ションのための固
有のデータを与えて、プログラマブルゲ−トアレイの再
コンフィギュレ−ションを行なうことにより、複数の演
算器の演算機能を任意に切り換え可能とすることを特徴
とする。
決するために、複数の演算器を直列に接続し、これらの
複数の演算器の入出力データの構成をデータビットとデ
ータビット有効信号からなる共通構造として、これらの
複数の演算器のうちの前段の演算器の出力が次段の演算
器の入力となるパイプライン演算回路において、前記複
数の演算器を、各々演算機能の再コンフィギュレ−ショ
ンが可能なプログラマブルゲ−トアレイおよびメモリを
有する、入出力ピンが共通な構成とする。また、前記プ
ログラマブルゲ−トアレイのコンフィギュレ−ションの
ための固有のデータが格納された複数のリ−ドオンリ−
メモリと、プログラマブルゲ−トアレイのコンフィギュ
レ−ションデ−タラインを、クロスバ−スイッチを介し
て複数のリ−ドオンリ−メモリと接続する手段とを備
え、前記クロスバ−スイッチを切り換えて複数のリ−ド
オンリ−メモリからコンフィギュレ−ションのための固
有のデータを与えて、プログラマブルゲ−トアレイの再
コンフィギュレ−ションを行なうことにより、複数の演
算器の演算機能を任意に切り換え可能とすることを特徴
とする。
【０００８】
【作用】この発明においては、直列に接続される複数の
演算器を、各々演算機能の再コンフィギュレ−ションが
可能なプログラマブルゲ−トアレイおよびメモリを有す
る、入出力ピンが共通な構成とする。これらのプログラ
マブルゲ−トアレイのコンフィギュレ−ションのための
固有のデータが格納された複数のリ−ドオンリ−メモリ
（ＲＯＭ）と、これらのプログラマブルゲ−トアレイの
コンフィギュレ−ションデータラインとは、クロスバ−
スイッチを介して接続される。この状態で、クロスバ−
スイッチを切り換えて複数のＲＯＭからコンフィギュレ
−ションのための固有のデータを与えて、プログラマブ
ルゲ−トアレイの再コンフィギュレ−ションを行なうこ
とにより、これらの複数の演算器の演算機能を任意に切
り換えることが可能となる。
演算器を、各々演算機能の再コンフィギュレ−ションが
可能なプログラマブルゲ−トアレイおよびメモリを有す
る、入出力ピンが共通な構成とする。これらのプログラ
マブルゲ−トアレイのコンフィギュレ−ションのための
固有のデータが格納された複数のリ−ドオンリ−メモリ
（ＲＯＭ）と、これらのプログラマブルゲ−トアレイの
コンフィギュレ−ションデータラインとは、クロスバ−
スイッチを介して接続される。この状態で、クロスバ−
スイッチを切り換えて複数のＲＯＭからコンフィギュレ
−ションのための固有のデータを与えて、プログラマブ
ルゲ−トアレイの再コンフィギュレ−ションを行なうこ
とにより、これらの複数の演算器の演算機能を任意に切
り換えることが可能となる。
【０００９】ここで、ＲＯＭ（コンフィギュレ−ション
ＲＯＭ）を実際の演算器の数より多く接続しておき、こ
れを切り換えてプログラマブルゲ−トアレイに再コンフ
ィギュレ−ションすることにより、演算器の機能構成変
更をＲＯＭの種類分だけ行なうことができる。
ＲＯＭ）を実際の演算器の数より多く接続しておき、こ
れを切り換えてプログラマブルゲ−トアレイに再コンフ
ィギュレ−ションすることにより、演算器の機能構成変
更をＲＯＭの種類分だけ行なうことができる。
【００１０】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
説明する。
【００１１】図１はこの発明の一実施例に係るパイプラ
イン演算回路の全体構成図である。同図において、１１
はＣＰＵ、１２はイメ−ジメモリ、１３はデータ転送回
路である。１４ａ，１４ｂ，１４ｃ，１４ｄはＬＣＡ
（ロジックセルアレイ）１８とＲＡＭ１９からなるプロ
グラマブルな演算器、１５ａ，１５ｂ，１５ｃ，１５
ｄ，１５ｅはＬＣＡ１８の機能動作を決定するためのコ
ンフィギュレ−ションデータが書き込まれたコンフィギ
ュレ−ションＲＯＭである。１６は演算器１４ａ〜１４
ｄ内のＬＣＡ１８と、コンフィギュレ−ションＲＯＭ１
５ａ〜１５ｅ間のクロック信号，データアウトプットイ
ネ−ブル信号，コンフィギュレ−ションデータ信号から
なるコンフィギュレ−ションデータライン１７ａ，１７
ｂ，１７ｃ，１７ｄを接続切り換えするためのクロスバ
−スイッチである。
イン演算回路の全体構成図である。同図において、１１
はＣＰＵ、１２はイメ−ジメモリ、１３はデータ転送回
路である。１４ａ，１４ｂ，１４ｃ，１４ｄはＬＣＡ
（ロジックセルアレイ）１８とＲＡＭ１９からなるプロ
グラマブルな演算器、１５ａ，１５ｂ，１５ｃ，１５
ｄ，１５ｅはＬＣＡ１８の機能動作を決定するためのコ
ンフィギュレ−ションデータが書き込まれたコンフィギ
ュレ−ションＲＯＭである。１６は演算器１４ａ〜１４
ｄ内のＬＣＡ１８と、コンフィギュレ−ションＲＯＭ１
５ａ〜１５ｅ間のクロック信号，データアウトプットイ
ネ−ブル信号，コンフィギュレ−ションデータ信号から
なるコンフィギュレ−ションデータライン１７ａ，１７
ｂ，１７ｃ，１７ｄを接続切り換えするためのクロスバ
−スイッチである。
【００１２】ＬＣＡ１８はＲＡＭ構造であり、パワ−オ
ン・リセット時に外付けのコンフィギュレ−ションＲＯ
Ｍ１５ｉ（ｉ＝ａ〜ｅ）にクロックとデータアウトプッ
トイネ−ブル信号を出力し、そのクロックに同期してＲ
ＯＭ１５ｉ（ｉ＝ａ〜ｅ）より読み出されるコンフィギ
ュレ−ションデータを内部にロ−ディングし、そのコン
フィギュレ−ションに従った回路機能動作を行なう素子
である。ＲＯＭ１５ｉ（ｉ＝ａ〜ｅ）へのコンフィギュ
レ−ションデータの書き込みは次のように行なう。即
ち、専用の開発設備により、ＣＡＤ入力されたデータを
自動配置配線プログラムにて、ＬＣＡ１８内部のマクロ
セルのロジックとロジック間の配線ル−トに展開し、こ
れをコンフィギュレ−ションデータとしてＲＯＭ１５ｉ
（ｉ＝ａ〜ｅ）に書き込む。又、ＬＣＡ１８はコンフィ
ギュレ−ション完了後に後述するＰ／Ｄ端子を外部から
低レベルにすることにより、パワ−オン・リセット時と
同様に再コンフィギュレ−ションを行なう機能を有して
いる。
ン・リセット時に外付けのコンフィギュレ−ションＲＯ
Ｍ１５ｉ（ｉ＝ａ〜ｅ）にクロックとデータアウトプッ
トイネ−ブル信号を出力し、そのクロックに同期してＲ
ＯＭ１５ｉ（ｉ＝ａ〜ｅ）より読み出されるコンフィギ
ュレ−ションデータを内部にロ−ディングし、そのコン
フィギュレ−ションに従った回路機能動作を行なう素子
である。ＲＯＭ１５ｉ（ｉ＝ａ〜ｅ）へのコンフィギュ
レ−ションデータの書き込みは次のように行なう。即
ち、専用の開発設備により、ＣＡＤ入力されたデータを
自動配置配線プログラムにて、ＬＣＡ１８内部のマクロ
セルのロジックとロジック間の配線ル−トに展開し、こ
れをコンフィギュレ−ションデータとしてＲＯＭ１５ｉ
（ｉ＝ａ〜ｅ）に書き込む。又、ＬＣＡ１８はコンフィ
ギュレ−ション完了後に後述するＰ／Ｄ端子を外部から
低レベルにすることにより、パワ−オン・リセット時と
同様に再コンフィギュレ−ションを行なう機能を有して
いる。
【００１３】クロスバ−スイッチ１６は、入力と出力の
接続関係を制御するレジスタ（図示せず）をその内部に
有しており、同レジスタをＣＰＵ１１から書き替えるこ
とにより、任意の結線切り換えが可能となる。図２に、
図１のパイプライン演算回路のコンフィギュレ−ション
例を示す。
接続関係を制御するレジスタ（図示せず）をその内部に
有しており、同レジスタをＣＰＵ１１から書き替えるこ
とにより、任意の結線切り換えが可能となる。図２に、
図１のパイプライン演算回路のコンフィギュレ−ション
例を示す。
【００１４】図２（ａ）は、クロスバ−スイッチ１６に
より、コンフィギュレ−ションＲＯＭ１５ａと演算器１
４ａ、ＲＯＭ１５ｂと演算器１４ｂ、ＲＯＭ１５ｃと演
算器１４ｃ、ＲＯＭ１５ｄと演算器１４ｄが接続されて
いる状態を示している。この状態で演算器１４ａ，１４
ｂ，１４ｃ，１４ｄ内のＬＣＡ１８のＰ／Ｄ端子を低レ
ベルにすることにより、演算器１４ａ，１４ｂ，１４
ｃ，１４ｄ内のＬＣＡ１８がそれぞれ接続先のＲＯＭ１
５ａ，１５ｂ，１５ｃ，１５ｄからコンフィギュレ−シ
ョンデータをロ−ディングする。この結果、パイプライ
ンの演算機能が実行される順序は、ＲＯＭ１５ａの指定
する機能、ＲＯＭ１５ｂの機能、ＲＯＭ１５ｃの機能、
ＲＯＭ１５ｄの機能の順となる。
より、コンフィギュレ−ションＲＯＭ１５ａと演算器１
４ａ、ＲＯＭ１５ｂと演算器１４ｂ、ＲＯＭ１５ｃと演
算器１４ｃ、ＲＯＭ１５ｄと演算器１４ｄが接続されて
いる状態を示している。この状態で演算器１４ａ，１４
ｂ，１４ｃ，１４ｄ内のＬＣＡ１８のＰ／Ｄ端子を低レ
ベルにすることにより、演算器１４ａ，１４ｂ，１４
ｃ，１４ｄ内のＬＣＡ１８がそれぞれ接続先のＲＯＭ１
５ａ，１５ｂ，１５ｃ，１５ｄからコンフィギュレ−シ
ョンデータをロ−ディングする。この結果、パイプライ
ンの演算機能が実行される順序は、ＲＯＭ１５ａの指定
する機能、ＲＯＭ１５ｂの機能、ＲＯＭ１５ｃの機能、
ＲＯＭ１５ｄの機能の順となる。
【００１５】図２（ｂ）は、クロスバ−スイッチ１６に
より、コンフィギュレ−ションＲＯＭ１５ｃと演算器１
４ａ、ＲＯＭ１５ｄと演算器１４ｂ、ＲＯＭ１５ａと演
算器１４ｃ、ＲＯＭ１５ｅと演算器１４ｄに接続切り換
えした状態を示している。この状態で演算器１４ａ，１
４ｂ，１４ｃ，１４ｄ内のＬＣＡ１８のＰ／Ｄ端子を低
レベルにすることにより、演算器１４ａ，１４ｂ，１４
ｃ，１４ｄ内のＬＣＡ１８がそれぞれ接続先のＲＯＭ１
５ｃ，１５ｄ，１５ａ，１５ｅからコンフィギュレ−シ
ョンデータをロ−ディングする。この結果、パイプライ
ンの演算機能が実行される順序はＲＯＭ１５ｃの指定す
る機能、１５ｄの機能、１５ａの機能、１５ｅの機能の
順となる。
より、コンフィギュレ−ションＲＯＭ１５ｃと演算器１
４ａ、ＲＯＭ１５ｄと演算器１４ｂ、ＲＯＭ１５ａと演
算器１４ｃ、ＲＯＭ１５ｅと演算器１４ｄに接続切り換
えした状態を示している。この状態で演算器１４ａ，１
４ｂ，１４ｃ，１４ｄ内のＬＣＡ１８のＰ／Ｄ端子を低
レベルにすることにより、演算器１４ａ，１４ｂ，１４
ｃ，１４ｄ内のＬＣＡ１８がそれぞれ接続先のＲＯＭ１
５ｃ，１５ｄ，１５ａ，１５ｅからコンフィギュレ−シ
ョンデータをロ−ディングする。この結果、パイプライ
ンの演算機能が実行される順序はＲＯＭ１５ｃの指定す
る機能、１５ｄの機能、１５ａの機能、１５ｅの機能の
順となる。
【００１６】図３は、図１の演算器１４ｊ（ｊ＝ａ〜
ｄ）の詳細構成を示す。図中ＡＩＮ，ＢＩＮ，ＡＯＵ
Ｔ，ＢＯＵＴ信号は各々データビット（たとえば８ビッ
ト）とデータビット有効信号（１ビット）からなる入出
力データであり、パイプラインクロック（ＰＣＬＫ）に
同期して入力，演算，出力が行なわれる。ＣＰＵ１１か
ら演算器１４ｊ（ｊ＝ａ〜ｄ）へのアクセスはＣＰＵバ
スを介して行なわれ、外付けのアドレスデコ−ダ２０に
より、ＬＣＡ１８内部のレジスタ（図示せず）をアクセ
スするのかＬＣＡ１８に接続されているメモリ（ＲＡＭ
１９）をアクセスするのかが選択され、リ−ド信号（Ｒ
Ｄ）又はライト信号（ＷＴ）によりデータの読出し又は
書き込みが行なわれる。メモリ（ＲＡＭ１９）のリ−
ド，ライトはＬＣＡ１８を介してアドレス信号（Ｍ
Ａ），データ信号（ＭＤ），リ−ド信号（ＭＲ），ライ
ト信号（ＭＷ）を制御して行なわれる。Ｍ０，Ｍ１，Ｍ
２はＬＣＡ１８固有のピンであり、全て低レベルにした
場合、ＬＣＡ１８のプログラムはマスタシリアルモ−ド
となる。ＤＩＮ，ＣＣＬＫ，ＬＤＣもＬＣＡ１８のコン
フィギュレ−ションのための固有のピンであり、コンフ
ィギュレ−ションデータライン１７ｊ（ｊ＝ａ〜ｄ）、
クロスバ−スイッチ１６を介してコンフィギュレ−ショ
ンＲＯＭ１５ｉ（ｉ＝ａ〜ｅ）のＤＡＴＡ，ＣＬＫ，Ｏ
ＥとＣＥピンに接続される。Ｐ／ＤピンはＬＣＡ１８の
コンフィギュレ−ションを外部から制御するためのピン
であり、低レベルにすることによりＬＣＡ１８は再コン
フィギュレ−ションを行なう。
ｄ）の詳細構成を示す。図中ＡＩＮ，ＢＩＮ，ＡＯＵ
Ｔ，ＢＯＵＴ信号は各々データビット（たとえば８ビッ
ト）とデータビット有効信号（１ビット）からなる入出
力データであり、パイプラインクロック（ＰＣＬＫ）に
同期して入力，演算，出力が行なわれる。ＣＰＵ１１か
ら演算器１４ｊ（ｊ＝ａ〜ｄ）へのアクセスはＣＰＵバ
スを介して行なわれ、外付けのアドレスデコ−ダ２０に
より、ＬＣＡ１８内部のレジスタ（図示せず）をアクセ
スするのかＬＣＡ１８に接続されているメモリ（ＲＡＭ
１９）をアクセスするのかが選択され、リ−ド信号（Ｒ
Ｄ）又はライト信号（ＷＴ）によりデータの読出し又は
書き込みが行なわれる。メモリ（ＲＡＭ１９）のリ−
ド，ライトはＬＣＡ１８を介してアドレス信号（Ｍ
Ａ），データ信号（ＭＤ），リ−ド信号（ＭＲ），ライ
ト信号（ＭＷ）を制御して行なわれる。Ｍ０，Ｍ１，Ｍ
２はＬＣＡ１８固有のピンであり、全て低レベルにした
場合、ＬＣＡ１８のプログラムはマスタシリアルモ−ド
となる。ＤＩＮ，ＣＣＬＫ，ＬＤＣもＬＣＡ１８のコン
フィギュレ−ションのための固有のピンであり、コンフ
ィギュレ−ションデータライン１７ｊ（ｊ＝ａ〜ｄ）、
クロスバ−スイッチ１６を介してコンフィギュレ−ショ
ンＲＯＭ１５ｉ（ｉ＝ａ〜ｅ）のＤＡＴＡ，ＣＬＫ，Ｏ
ＥとＣＥピンに接続される。Ｐ／ＤピンはＬＣＡ１８の
コンフィギュレ−ションを外部から制御するためのピン
であり、低レベルにすることによりＬＣＡ１８は再コン
フィギュレ−ションを行なう。
【００１７】図３のＬＣＡ１８の入出力ピンの信号関係
を共通にした回路設計をコンフィギュレ−ションＲＯＭ
１５ｉ（ｉ＝ａ〜ｅ）に書き込んでおき、ＬＣＡ１８に
ロ−ディングすることにより、種々の演算を実行できる
ことになる。たとえば、ＡＩＮのデータとＢＩＮのデー
タを加算して、加算結果の下位をＡＯＵＴに上位をＢＯ
ＵＴに出力する回路設計であれば加算器となり、ＡＩＮ
のデータをアドレスとしてＲＡＭ１９のデータを引き、
ＡＯＵＴに出力する回路設計であればルックアップテ−
ブルとなる。
を共通にした回路設計をコンフィギュレ−ションＲＯＭ
１５ｉ（ｉ＝ａ〜ｅ）に書き込んでおき、ＬＣＡ１８に
ロ−ディングすることにより、種々の演算を実行できる
ことになる。たとえば、ＡＩＮのデータとＢＩＮのデー
タを加算して、加算結果の下位をＡＯＵＴに上位をＢＯ
ＵＴに出力する回路設計であれば加算器となり、ＡＩＮ
のデータをアドレスとしてＲＡＭ１９のデータを引き、
ＡＯＵＴに出力する回路設計であればルックアップテ−
ブルとなる。
【００１８】
【発明の効果】以上詳記したようにこの発明によれば、
直列接続された複数の演算器の構造を内部回路の再コン
フィギュレ−ションが可能なプログラマブルゲ−トアレ
イとメモリより構成すると共に、コンフィギュレ−ショ
ンデータを書き込んだ複数のリ−ドオンリメモリ（ＲＯ
Ｍ）を設け、ＲＯＭと演算器内のプログラマブルゲ−ト
アレイ間のコンフィギュレ−ションデータラインをクロ
スバ−スイッチを通して接続しておき、このクロスバ−
スイッチを切り換えてプログラマブルゲ−トアレイの再
コンフィギュレ−ションを行なう構成とすることによ
り、次のような効果を得ることができる。
直列接続された複数の演算器の構造を内部回路の再コン
フィギュレ−ションが可能なプログラマブルゲ−トアレ
イとメモリより構成すると共に、コンフィギュレ−ショ
ンデータを書き込んだ複数のリ−ドオンリメモリ（ＲＯ
Ｍ）を設け、ＲＯＭと演算器内のプログラマブルゲ−ト
アレイ間のコンフィギュレ−ションデータラインをクロ
スバ−スイッチを通して接続しておき、このクロスバ−
スイッチを切り換えてプログラマブルゲ−トアレイの再
コンフィギュレ−ションを行なう構成とすることによ
り、次のような効果を得ることができる。
【００１９】（１）複数の演算器の演算機能をそれぞれ
任意に切り換え設定することができ、したがって、演算
機能の実行順を任意の組み合わせでダイナミックに切り
換えることができる。このために、１パスのパイプライ
ンサイクルで同時に処理できる演算の数を物理的な演算
器の数とすることができる。また、従来は２パス以上の
パイプラインサイクルで実行されていた演算も１パスの
パイプラインサイクルで実行でき、演算処理の高速化が
図れる。
任意に切り換え設定することができ、したがって、演算
機能の実行順を任意の組み合わせでダイナミックに切り
換えることができる。このために、１パスのパイプライ
ンサイクルで同時に処理できる演算の数を物理的な演算
器の数とすることができる。また、従来は２パス以上の
パイプラインサイクルで実行されていた演算も１パスの
パイプラインサイクルで実行でき、演算処理の高速化が
図れる。
【００２０】（２）コンフィギュレ−ションＲＯＭを実
際の演算器の数より多く接続しておき、これを切り換え
てプログラマブルゲ−トアレイの再コンフィギュレ−シ
ョンを行なうことにより、演算器の機能構成変更をＲＯ
Ｍの種類分だけ行なうことができる。即ち、物理的な演
算器の数に対してそれ以上の回路デザインをＲＯＭに持
っておき切り換えてコンフィギュレ−ションすることに
より、物理的な演算器の数以上の演算機能を実行するこ
とができる。また、演算器の種類を増やす場合にも基板
そのものを作製しなおす必要が少なくなる。
際の演算器の数より多く接続しておき、これを切り換え
てプログラマブルゲ−トアレイの再コンフィギュレ−シ
ョンを行なうことにより、演算器の機能構成変更をＲＯ
Ｍの種類分だけ行なうことができる。即ち、物理的な演
算器の数に対してそれ以上の回路デザインをＲＯＭに持
っておき切り換えてコンフィギュレ−ションすることに
より、物理的な演算器の数以上の演算機能を実行するこ
とができる。また、演算器の種類を増やす場合にも基板
そのものを作製しなおす必要が少なくなる。
【図１】この発明の一実施例に係るパイプライン演算回
路の全体構成を示すブロック図。
路の全体構成を示すブロック図。
【図２】同実施例におけるパイプライン演算回路のコン
フィギュレ−ション例を示す図。
フィギュレ−ション例を示す図。
【図３】同実施例における演算器１４ａ〜１４ｄの詳細
構成を示す図。
構成を示す図。
【図４】従来のパイプライン演算回路の全体構成を示す
ブロック図。
ブロック図。
１，１１…ＣＰＵ、２，１２…イメ−ジメモリ、３，１
３…データ転送回路、４ａ〜４ｄ，１４ａ〜１４ｄ…演
算器、１５ａ〜１５ｅ…ＲＯＭ（コンフィギュレ−ショ
ンＲＯＭ）、１６…クロスバ−スイッチ、１７ａ〜１７
ｄ，１７ｊ…コンフィギュレ−ションデータライン、１
８…ロジックセルアレイ（ＬＣＡ、プログラマブルゲ−
トアレイ）、１９…ＲＡＭ（メモリ）、２０…デコ−
ダ。
３…データ転送回路、４ａ〜４ｄ，１４ａ〜１４ｄ…演
算器、１５ａ〜１５ｅ…ＲＯＭ（コンフィギュレ−ショ
ンＲＯＭ）、１６…クロスバ−スイッチ、１７ａ〜１７
ｄ，１７ｊ…コンフィギュレ−ションデータライン、１
８…ロジックセルアレイ（ＬＣＡ、プログラマブルゲ−
トアレイ）、１９…ＲＡＭ（メモリ）、２０…デコ−
ダ。
Claims (1)
- 【請求項１】 複数の演算器を直列に接続し、これらの
複数の演算器の入出力データの構成をデータビットとデ
ータビット有効信号からなる共通構造として、これらの
複数の演算器のうちの前段の演算器の出力が次段の演算
器の入力となるパイプライン演算回路において、 前記複数の演算器を、各々演算機能の再コンフィギュレ
−ションが可能なプログラマブルゲ−トアレイおよびメ
モリを有する、入出力ピンが共通な構成とすると共に、 前記プログラマブルゲ−トアレイのコンフィギュレ−シ
ョンのための固有のデータが格納された複数のリ−ドオ
ンリ−メモリと、 前記プログラマブルゲ−トアレイのコンフィギュレ−シ
ョンデ−タラインを、クロスバ−スイッチを介して前記
複数のリ−ドオンリ−メモリと接続する手段と、 を具備し、前記クロスバ−スイッチを切り換えて前記複
数のリ−ドオンリ−メモリからコンフィギュレ−ション
のための固有のデータを与えて、前記プログラマブルゲ
−トアレイの再コンフィギュレ−ションを行なうことに
より、前記複数の演算器の演算機能を任意に切り換え可
能とすることを特徴とするダイナミックなパイプライン
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241196A JP2858602B2 (ja) | 1991-09-20 | 1991-09-20 | パイプライン演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241196A JP2858602B2 (ja) | 1991-09-20 | 1991-09-20 | パイプライン演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108347A JPH05108347A (ja) | 1993-04-30 |
| JP2858602B2 true JP2858602B2 (ja) | 1999-02-17 |
Family
ID=17070640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241196A Expired - Fee Related JP2858602B2 (ja) | 1991-09-20 | 1991-09-20 | パイプライン演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858602B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3838086B2 (ja) | 2001-12-12 | 2006-10-25 | ソニー株式会社 | 画像処理装置およびその方法 |
| CA2503620A1 (en) * | 2002-10-31 | 2004-05-21 | Lockheed Martin Corporation | Programmable circuit and related computing machine and method |
| WO2006011232A1 (ja) | 2004-07-30 | 2006-02-02 | Fujitsu Limited | リコンフィギュラブル回路およびリコンフィギュラブル回路の制御方法 |
| JP5633303B2 (ja) * | 2010-10-26 | 2014-12-03 | 富士通セミコンダクター株式会社 | リコンフィグ可能なｌｓｉ |
-
1991
- 1991-09-20 JP JP3241196A patent/JP2858602B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05108347A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |
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